Vivado的40G/50G的时钟code修改配置

已于 2024-01-22 14:20:03 修改
阅读量530 收藏 10
点赞数 10
文章标签： fpga开发
于 2024-01-08 15:59:08 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/ime2224/article/details/135459587
版权

在vivado的软件中，需要配置生成GT的IP，调用40g/50g ethernet subsystem 子系统

但是在画板的过程中，时钟资源有限，并不是每个bank都输入时钟，如果实例化2个40g/50G的IP，这两个实例化的IP 选择不同的bank，比如选择bank226和bank227，但是时钟输入只在bank226上，此时bank227的GT IP的时钟来源于bank226，此时需要对IP的时钟输入进行配置，在代码code中进行配置

  1. bank的地理位置

其中GTY的配置，根据上北下南来区分

  1. 确认需要配置的时钟pin

时钟输入的pin，如果采用上面bank的时钟，那么就配置gtnortrefclk

如果采用下面的bank的时钟输入，那么就配置gtsouthrefclk

  1. 根据需要的值进行配置

此处我们一般选择qpll0refclksel，举例说明，实例化了2个GT的IP，分别占用了bank227和bank226，bank226上面有时钟输入，那么需要修改bank227上面的时钟输入配置，因为采用下面bank的时钟，所有输入时钟改为gtsouthrefclk00_in

并且qpll0refclksel_in的选择为3‘b101,

下面的代码文件为xxx_erthernet_gt.v

ime2224
关注
vivado中PLL锁相环动态配置(包含源码和说明)
宝沐熙的博客
08-29 96
使用AXI4—Lite接口动态配置vivado中的pll锁相环
详解Xilinx FPGA高速串行收发器GTX/GTP（3）--GTX的时钟架构
最新发布
孤独的单刀
08-04 1713
详解Xilinx FPGA高速串行收发器GTX/GTP（3）--GTX的时钟架构
UltraScale+的40G/50G Ethernet Subsystem IP核使用
m0_56222647的博客
04-21 1449
上文介绍了10G/25G Ethernet Subsystem IP核使用，本文将在此基础上介绍40G/50G Ethernet Subsystem IP核的使用，总体区别不大。
Xilinx(AMD) vivado软件IP核及license许可文件简介
MmikerR的专栏
07-21 1万+
Vivado软件作为Xilinx(AMD) FPGA器件重要的开发设计软件，包含了功能丰富IP核。这些IP核按设计厂商可分为Xilinx(AMD)自有IP和第三方IP，进一步又可分为免费IP和收费IP两类。收费IP核都需要相应的license许可文件才能使用。
UltraScale+的40G/50G Ethernet Subsystem IP核使用（2）
m0_56222647的博客
04-21 658
上文介绍了40G/50G Ethernet Subsystem IP核的使用，对于每个QSFP都单独使用一个GT参考时钟，本文将基于此介绍GT时钟共享。
FPGA高速收发器GTX/GTH关于外部参考时钟MGTREFCLK的设计
热门推荐
CAOXUN_FPGA的博客
12-26 1万+
FPGA高速收发器GTX/GTH关于外部参考时钟MGTREFCLK的设计 0 背景 最近在调试多片FPGA基于GTX高速收发器的芯片间接口通信，FPGA型号为Kintex7-325T。硬件板卡是直接购买第三方厂家的产品。遇到了1个重要问题：“GTX外部参考时钟MGTREFCLK的设计对通信链路的影响”。详见下文。 1 问题描述 & 解决...
GT收发器第二篇_GT参考时钟
m0_56222647的博客
03-28 1694
参考xilinx手册ug476是例化了1个GTX/GTH通道的原语名；是礼花了1个QPLL的原语名；GT Quad是由4个GT Transceiver通道，1个QPLL，2个差分输入时钟对，1个模拟输入引脚组成的集合。7系列的GTX/GTH transceiver 通道的缩写是GTX/GTH transceiver，因此transceiver channel其实就是指的是transceiver。
40g_100G ethernet
11-09
40g_100G ethernet introduction
Vivado中差分时钟的配置方法
Jaebeberey的博客
08-23 1万+
由于开发板DIGILENT Genesys2 的开发手册中说明了自带的时钟IP核为差分时钟，所以研究了下Vivado中差分时钟的配置方法。 文章目录1.Genesys2开发板用户手册中对内置时钟的说明2.在Vivado2016.4中进行开发板内置时钟IP核的设计与使用1.添加时钟IP核2.时钟IP核的配置3.生成的时钟IP核的查看与调用3.总结 1.Genesys2开发板用户手册中对内置时钟的说明...
VIVADO-IO/IOBUF时序问题-1
hyzzoe的博客
04-12 1289
MarkDown有感 Vivado-IO与IOBUFQ：IO口时序问题如何用REG解决。
Vivado18.3-IP核-MMCM/PLL 学习笔记
weixin_42151221的博客
12-02 1万+
本视频学习自正点原子ZYNQ领航者FPGA视频 Xilinx-P22 1.MMCM/PLL IP核简介。 锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压...
accelerom_winterf9g_accrom_zip_able6t3_
09-29
10. "accelerom.xpr" - 这是Xilinx ISE或Vivado工程项目的输出文件，包含了综合、实现和配置的信息。 整体来看，这个项目涉及到FPGA设计、VHDL编程、硬件加速器实现、压缩技术以及自定义逻辑组件。开发者可能需要对...
Xilinx GTX/GTH时钟篇（7系列）
qq_38820283的博客
08-18 1万+
Xilinx GTX/GTH时钟篇（7系列） 时钟选择是整个GTX使用的重点，通常调试出现问题很多原因都是出现在时钟方面。这个章节描述GTH时钟的重点内容。 GTH可以使用相邻QUAD的参考时钟，如下图所示QUAD2可以使用QUAD1和QUAD3的参考时钟。 一个QUAD的时钟系统如下图所示。 时钟的独立性：TX/RX的时钟独立，channel 时钟的独立，QUAD时钟的独立。 时钟的可选择性...
V7 xc7vx690t、40g mac 以太、100g mac ip license以及以太网深度包解析处理
Q530778539的博客
08-12 1万+
V7 xc7vx690t、40g mac 以太、100g mac ip license以及以太网深度包解析处理相关问题解决 本人从事FPGA行业多年，拥有行业内少有的资源 可提供包括以下及其他资源及相关license： 1、v7 xc7vx690t ip license 2、40g mac 以太 ip license 3、100g mac ip license 以及以太网深度包解析处理 与此同时，可提供其他FPGA相关IP license 如有相关需求的朋友可以联系我tel:176 1168 6707
基于FPGA的万兆网卡实现（二）——功能测试
wjh776a68的博客
07-15 1794
本文在前文代码的基础上进行拓展，通过引入40G以太网子系统，简单实现40G万兆网卡。FPGA使用Xilinx Ultrascale+ VCU128开发板，操作系统使用Ubuntu20.04，使用到的驱动代码与RHEL8.8（RedHat）兼容。
10G/25G Ethernet Subsystem（一）（内回环）
Y__Yshans的博客
12-16 6691
在Xilinx官方文档中（PG210-25G-ethernet）找到自己要的信息，我这里几乎没有去动IP核什么参数，主要是通过这个IP去完成内回环以及外回环的仿真以及上板调试（另一篇文章），通过实现这个去了解整个FPGA开发流程。
ethernet调试工具_开发者分享 | 如何调试10G/25G以太网IP自协商/Link Training
weixin_39648430的博客
11-30 2238
点击“蓝字”关注我们*此调试过程亦适用于10G,25G,40G,50G,100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining过程是类似的，可以作为参考。*如果是40G/50G, 100G以太网，选的是多通道的IP，务必保证两端的通道0是正确对接上的，因为在做自协商的时候，以太网只使用通道0，其它通道需在自协商完成后再加入工作。一．产生一个例...
10G/25G Ethernet Subsystem（二）（外回环）
neufeifatonju的博客
09-12 1643
10G/25G Ethernet Subsystem（二）（外回环）
【10G以太网】10G Ethernet Subsystem 学习记录
qq_41186941的博客
03-12 8848
10G Ethernet Subsystem 学习记录 说明：本文摘自 V3学院 尤老师的培训班笔记，仅用于个人学习，不用于任何商业用途。 满足个人在公交车上或者其他需要不得不等待的时间段内学习的需要。 10GBASE-R 是一种使用 64B/66B 编码，数据流为 10.3125Gbit/s。一般情况下参考时钟为156.25M。为什么？ 10312.5/156.25=66 每1bit的时钟为10.3125Gbit/s,那么如果是每66bit为一个数，那么其采样时钟就是10312.5/66=156
简单双口ram读写位宽32bit深度2048读写同一时钟，vivado仿真实例
04-01
以下是一个简单的双口RAM读写实例，具有32位宽度和2048深度。该实例使用Vivado进行仿真。 首先，创建一个新的Vivado项目并打开Block Design视图。在设计中添加一个双口RAM IP。 接下来，配置IP以满足要求。在“Ports”标签页中，将读写端口的宽度设置为32位，并将深度设置为2048。 在“Memory”标签页中，选择“Simple Dual Port”作为RAM类型，并将读写时钟设置为相同的时钟。 在“Addresses and Initialization”标签页中，不需要进行任何更改。 在“General”标签页中，将IP的名称更改为“dual_port_ram”。 完成IP配置后，单击“Run Connection Automation”以自动连接IP。 现在，将新的IP添加到设计中并连接必要的信号。在本例中，我们需要连接读写端口的地址、数据和时钟信号。还需要添加一个使RAM在写入操作期间使能的信号。 在示例中，我们将使用两个32位的寄存器来模拟RAM。在时钟上升沿时，将写入RAM，然后在下一个时钟上升沿时从RAM读取值。这将重复2048次。 以下是完整的设计示例： ``` // Verilog code for dual port RAM simulation module dual_port_ram_sim; // Input and output ports reg [31:0] addr_r, addr_w, data_w; wire [31:0] data_r; reg clk; // Dual port RAM instance dual_port_ram #(.ADDR_WIDTH(11), .DATA_WIDTH(32)) ram_inst( .clk(clk), .wea(1), .ena(1), .addra(addr_w), .dina(data_w), .addrb(addr_r), .doutb(data_r) ); // Counter for address generation reg [10:0] count; // Clock generator always #5 clk = ~clk; // Address and data generation always @(posedge clk) begin addr_w <= count; data_w <= count + 1; count <= count + 1; end // Read and write simulation initial begin // Reset clk <= 0; count <= 0; addr_w <= 0; data_w <= 0; // Wait for stable signals #10; // Read and write 2048 times repeat (2048) begin // Write #5; clk <= 1; #5; clk <= 0; // Read #5; clk <= 1; #5; clk <= 0; // Verify read data if (data_r !== count + 1) begin $display("Error: Mismatch at address %d", addr_r); $finish; end end // Done $display("Simulation complete."); $finish; end endmodule ``` 在本例中，我们使用了一个计数器来生成地址和数据，并在时钟上升沿时写入RAM。然后，在下一个时钟上升沿时，我们从RAM读取数据并验证它是否正确。 请注意，此示例仅用于演示目的，并且可能需要根据您的具体要求进行修改。
评论 1
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值