教程：在PYNQ-Z1或PYNQ-Z2上新增硬件设计，以AXI GPIO为例

|惜取少年时

已于 2023-03-06 09:09:59 修改

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分类专栏： FPGA与嵌入式文章标签： fpga开发

于 2023-03-05 23:03:33 首次发布

本文链接：https://blog.csdn.net/inv1796915552/article/details/129352856

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本教程基于《Tutorial: Using a new hardware design with PYNQ (AXI GPIO)》编写。本教程有些地方与原文有出入，比如原文使用的板子是PYNQ-Z2，本文写的是PYNQ-Z1或者PYNQ-Z2，这是因为我使用PYNQ-Z1也完成了本实验。其他不一致的地方同理。

本教程将向您展示如何将上一篇教程中创建的Vivado硬件设计用于PYNQ。本教程是前一篇教程的后续，前一篇教程介绍了如何为PYNQ创建一个新的硬件设计。

环境说明

开发板：PYNQ-Z1或者PYNQ-Z2
v2.4 PYNQ 镜像
vivado 2018.2或者vivado2019.1

原文链接：https://discuss.pynq.io/t/tutorial-using-a-new-hardware-design-with-pynq-axi-gpio/146

1 使用pynq Overaly类将Overlay实例化。

Overlay类的原型为：Overlay(bitfile_name, download=True, ignore_version=False)

bitfile_name是FPGA位流文件的完整文件名。

默认情况下,download为True，当Overlay被实例化时，位流将被下载到PL。
也可以将download设置为False，以便在不下载比特流的情况下实例化Overlay。

Overlay类将自动为已知的IP分配一个驱动（如果可用）。每个PYNQ image都是用Vivado的一个版本来验证的。每个Vivado版本在IP目录中可能有不同版本的IP。PYNQ假定Vivado设计与经PYNQ image验证的Vivado版本相匹配。其他版本的Vivado可用于创建设计，但它们不被支持，也不保证它们能够工作。

设计中的任何IP的版本应该与为之编写的驱动程序的版本相同。Overlay类可以在分配驱动程序之前检查IP版本，也可以跳过版本检查。ignore_version可以被设置为True，以强制Overlay类在分配驱动前检查IP版本。

在没有PYNQ驱动的情况下，Overlay类会给一个IP分配一个默认的驱动（DefaultIP），为该IP的地址空间提供基本的MMIO（Memory mapping I/O，内存映射I/O）读写功能。这对于不需要完整的PYNQ驱动的简单IP来说很有用，或者对于新IP的原型设计来说也很有用。

!pwd

/home/xilinx/jupyter_notebooks/workspace

1.1 实例化Overlay

实例化前面教程中创建的设计。只指定了比特流，但Overlay类也会读取相应的.hwh或.tcl文件。如果这两个文件都没有提供，Overlay类将出现错误。

from pynq import Overlay

tutorial = Overlay("../../hardware/pynq_tutorial_new_hardware_files_v2_4/pynq_tutorial_new_hardware.bit")

2 Check list of IP in the design

在使用设计之前，你需要知道有哪些IP可用。你可以根据你创建的Vivado设计来确定这一点。你需要记住确切的IP名称和层次结构。对于一个简单的设计，这是直接的，但对于一个较大的设计，这就变得比较复杂了。

可以通过查询覆盖层来确定可用的IP。

tutorial?

请注意，在Vivado中使用AXI GPIO IP的按钮、开关和LED已经被分配到pynq.lib.axigpio.AxiGPIO驱动。

BRAM被分配到pynq.Overlay.DefaultIP驱动。这是因为DefaultIP提供了对IP的MMIO访问。在BRAM这个内存的情况下，只需要MMIO来读写内存位置。

Overlay的IP信息也可以从 "ip_dict "中读取。这将打印出设计中的IP的完整列表，以及各种属性。这些信息来自于与Overlay一起提供的Hardware Hand-off文件（.hwh）。

tutorial.ip_dict

{'buttons': {'fullpath': 'buttons',
  'type': 'xilinx.com:ip:axi_gpio:2.0',
  'bdtype': None,
  'state': None,
  'addr_range': 65536,
  'phys_addr': 1092616192,
  'mem_id': 'S_AXI',
  'memtype': 'REGISTER',
  'gpio': {},
  'interrupts': {},
  'parameters': {'C_FAMILY': 'zynq',
   'C_S_AXI_ADDR_WIDTH': '9',
   'C_S_AXI_DATA_WIDTH': '32',
   'C_GPIO_WIDTH': '4',
   'C_GPIO2_WIDTH': '32',
   'C_ALL_INPUTS': '1',
   'C_ALL_INPUTS_2': '0',
   'C_ALL_OUTPUTS': '0',
   'C_ALL_OUTPUTS_2': '0',
   'C_INTERRUPT_PRESENT': '0',
   'C_DOUT_DEFAULT': '0x00000000',
   'C_TRI_DEFAULT': '0xFFFFFFFF',
   'C_IS_DUAL': '0',
   'C_DOUT_DEFAULT_2': '0x00000000',
   'C_TRI_DEFAULT_2': '0xFFFFFFFF',
   'Component_Name': 'pynq_tutorial_axi_gpio_0_0',
   'USE_BOARD_FLOW': 'true',
   'GPIO_BOARD_INTERFACE': 'btns_4bits',
   'GPIO2_BOARD_INTERFACE': 'Custom',
   'EDK_IPTYPE': 'PERIPHERAL',
   'C_BASEADDR': '0x41200000',
   'C_HIGHADDR': '0x4120FFFF'},
  'registers': {'GPIO_DATA': {'address_offset': 0,
    'size': 4,
    'access': 'read-write',
    'description': 'Channel-1 AXI GPIO Data register',
    'fields': {'Channel-1 GPIO DATA': {'bit_offset': 0,
      'bit_width': 4,
      'description': 'Channel-1 AXI GPIO Data register',
      'access': 'read-write'}}},
   'GPIO_TRI': {'address_offset': 4,
    'size': 4,
    'access': 'read-write',
    'description': 'Channel-1 AXI GPIO 3-State Control register',
    'fields': {'Channel-1 GPIO TRI': {'bit_offset': 0,
      'bit_width': 4,
      'description': 'Channel-1 AXI GPIO 3-State Control register',
      'access': 'read-write'}}},
   'GPIO2_DATA': {'address_offset': 8,
    'size': 32,
    'access': 'read-write',
    'description': 'Channel-2 AXI GPIO Data register',
    'fields': {'Channel-2 GPIO DATA': {'bit_offset': 0,
      'bit_width': 32,
      'description': 'Channel-2 AXI GPIO Data register',
      'access': 'read-write'}}},
   'GPIO2_TRI': {'address_offset': 12,
    'size': 32,
    'access': 'read-write',
    'description': 'Channel-2 AXI GPIO 3-State Control register',
    'fields': {'Channel-2 GPIO TRI': {'bit_offset': 0,
      'bit_width': 32,
      'description': 'Channel-2 AXI GPIO 3-State Control register',
      'access': 'read-write'}}},
   'GIER': {'address_offset': 284,
    'size': 32,
    'access': 'read-write',
    'description': 'Global Interrupt Enable register',
    'fields': {'Global Interrupt Enable': {'bit_offset': 31,
      'bit_width': 1,
      'description': 'Global Interrupt Enable register',
      'access': 'read-write'}}},
   'IP_IER': {'address_offset': 296,
    'size': 32,
    'access': 'read-write',
    'description': 'IP Interrupt Enable register',
    'fields': {'Channel-1 Interrupt Enable': {'bit_offset': 0,
      'bit_width': 1,
      'description': 'IP Interrupt Enable register',
      'access': 'read-write'},
     'Channel-2 Interrupt Enable': {'bit_offset': 1,
      'bit_width': 1,
      'description': 'IP Interrupt Enable register',
      'access': 'read-write'}}},
   'IP_ISR': {'address_offset': 288,
    'size': 32,
    'access': 'read-write',
    'description': 'IP Interrupt Status register',
    'fields': {'Channel-1 Interrupt Status': {'bit_offset': 0,
      'bit_width': 1,
      'description': 'IP Interrupt Status register',
      'access': 'read-write'},
     'Channel-2 Interrupt Status': {'bit_offset': 1,
      'bit_width': 1,
      'description': 'IP Interrupt Status register',
      'access': 'read-write'}}}},
  'device': <pynq.pl_server.embedded_device.EmbeddedDevice at 0xaf59c7d8>,
  'driver': pynq.lib.axigpio.AxiGPIO},
 'switches': {'fullpath': 'switches',
  'type': 'xilinx.com:ip:axi_gpio:2.0',
  'bdtype': None,
  'state': None,
  'addr_range': 65536,
  'phys_addr': 1092681728,
  'mem_id': 'S_AXI',
  'memtype': 'REGISTER',
  'gpio': {},
  'interrupts': {},
  'parameters': {'C_FAMILY': 'zynq',
   'C_S_AXI_ADDR_WIDTH': '9',
   'C_S_AXI_DATA_WIDTH': '32',
   'C_GPIO_WIDTH': '2',
   'C_GPIO2_WIDTH': '32',
   'C_ALL_INPUTS': '1',
   'C_ALL_INPUTS_2': '0',
   'C_ALL_OUTPUTS': '0',
   'C_ALL_OUTPUTS_2': '0',
   'C_INTERRUPT_PRESENT': '0',
   'C_DOUT_DEFAULT': '0x00000000',
   'C_TRI_DEFAULT': '0xFFFFFFFF',
   'C_IS_DUAL': '0',
   'C_DOUT_DEFAULT_2': '0x00000000',
   'C_TRI_DEFAULT_2': '0xFFFFFFFF',
   'Component_Name': 'pynq_tutorial_axi_gpio_0_1',
   'USE_BOARD_FLOW': 'true',
   'GPIO_BOARD_INTERFACE': 'sws_2bits',
   'GPIO2_BOARD_INTERFACE': 'Custom',
   'EDK_IPTYPE': 'PERIPHERAL',
   'C_BASEADDR': '0x41210000',
   'C_HIGHADDR': '0x4121FFFF'},
  'registers': {'GPIO_DATA': {'address_offset': 0,
    'size': 2,
    'access': 'read-write',
    'description': 'Channel-1 AXI GPIO Data register',
    'fields': {'Channel-1 GPIO DATA': {'bit_offset': 0,
      'bit_width': 2,
      'description': 'Channel-1 AXI GPIO Data register',
      'access': 'read-write'}}},
   'GPIO_TRI': {'address_offset': 4,
    'size': 2,
    'access': 'read-write',
    'description': 'Channel-1 AXI GPIO 3-State Control register',
    'fields': {'Channel-1 GPIO TRI': {'bit_offset': 0,
      'bit_width': 2,
      'description': 'Channel-1 AXI GPIO 3-State Control register',
      'access': 'read-write'}}},
   'GPIO2_DATA': {'address_offset': 8,
    'size': 32,
    'access': 'read-write',
    'description': 'Channel-2 AXI GPIO Data register',
    'fields': {'Channel-2 GPIO DATA': {'bit_offset': 0,
      'bit_width': 32,
      'description': 'Channel-2 AXI GPIO Data register',
      'access': 'read-write'}}},
   'GPIO2_TRI': {'address_offset': 12,
    'size': 32,
    'access': 'read-write',
    'description': 'Channel-2 AXI GPIO 3-State Control register',
    'fields': {'Channel-2 GPIO TRI': {'bit_offset': 0,
      'bit_width': 32,
      'description': 'Channel-2 AXI GPIO 3-State Control register',
      'access': 'read-write'}}},
   'GIER': {'address_offset': 284,
    'size': 32,
    'access': 'read-write',
    'description': 'Global Interrupt Enable register',
    'fields': {'Global Interrupt Enable': {'bit_offset': 31,
      'bit_width': 1,
      'description': 'Global Interrupt Enable register',
      'access': 'read-write'}}},
   'IP_IER': {'address_offset': 296,
    'size': 32,
    'access': 'read-write',
    'description': 'IP Interrupt Enable register',
    'fields': {'Channel-1 Interrupt Enable': {'bit_offset': 0,
      'bit_width': 1,
      'description': 'IP Interrupt Enable register',
      'access': 'read-write'},
     'Channel-2 Interrupt Enable': {'bit_offset': 1,
      'bit_width': 1,
      'description': 'IP Interrupt Enable register',
      'access': 'read-write'}}},
   'IP_ISR': {'address_offset': 288,
    'size': 32,
    'access': 'read-write',
    'description': 'IP Interrupt Status register',
    'fields': {'Channel-1 Interrupt Status': {'bit_offset': 0,
      'bit_width': 1,
      'description': 'IP Interrupt Status register',
      'access': 'read-write'},
     'Channel-2 Interrupt Status': {'bit_offset': 1,
      'bit_width': 1,
      'description': 'IP Interrupt Status register',
      'access': 'read-write'}}}},
  'device': <pynq.pl_server.embedded_device.EmbeddedDevice at 0xaf59c7d8>,
  'driver': pynq.lib.axigpio.AxiGPIO},
 'leds': {'fullpath': 'leds',
  'type': 'xilinx.com:ip:axi_gpio:2.0',
  'bdtype': None,
  'state': None,
  'addr_range': 65536,
  'phys_addr': 1092747264,
  'mem_id': 'S_AXI',
  'memtype': 'REGISTER',
  'gpio': {},
  'interrupts': {},
  'parameters': {'C_FAMILY': 'zynq',
   'C_S_AXI_ADDR_WIDTH': '9',
   'C_S_AXI_DATA_WIDTH': '32',
   'C_GPIO_WIDTH': '4',
   'C_GPIO2_WIDTH': '32',
   'C_ALL_INPUTS': '0',
   'C_ALL_INPUTS_2': '0',
   'C_ALL_OUTPUTS': '0',
   'C_ALL_OUTPUTS_2': '0',
   'C_INTERRUPT_PRESENT': '0',
   'C_DOUT_DEFAULT': '0x00000000',
   'C_TRI_DEFAULT': '0xFFFFFFFF',
   'C_IS_DUAL': '0',
   'C_DOUT_DEFAULT_2': '0x00000000',
   'C_TRI_DEFAULT_2': '0xFFFFFFFF',
   'Component_Name': 'pynq_tutorial_axi_gpio_0_2',
   'USE_BOARD_FLOW': 'true',
   'GPIO_BOARD_INTERFACE': 'leds_4bits',
   'GPIO2_BOARD_INTERFACE': 'Custom',
   'EDK_IPTYPE': 'PERIPHERAL',
   'C_BASEADDR': '0x41220000',
   'C_HIGHADDR': '0x4122FFFF'},
  'registers': {'GPIO_DATA': {'address_offset': 0,
    'size': 4,
    'access': 'read-write',
    'description': 'Channel-1 AXI GPIO Data register',
    'fields': {'Channel-1 GPIO DATA': {'bit_offset': 0,
      'bit_width': 4,
      'description': 'Channel-1 AXI GPIO Data register',
      'access': 'read-write'}}},
   'GPIO_TRI': {'address_offset': 4,
    'size': 4,
    'access': 'read-write',
    'description': 'Channel-1 AXI GPIO 3-State Control register',
    'fields': {'Channel-1 GPIO TRI': {'bit_offset': 0,
      'bit_width': 4,
      'description': 'Channel-1 AXI GPIO 3-State Control register',
      'access': 'read-write'}}},
   'GPIO2_DATA': {'address_offset': 8,
    'size': 32,
    'access': 'read-write',
    'description': 'Channel-2 AXI GPIO Data register',
    'fields': {'Channel-2 GPIO DATA': {'bit_offset': 0,
      'bit_width': 32,
      'description': 'Channel-2 AXI GPIO Data register',
      'access': 'read-write'}}},
   'GPIO2_TRI': {'address_offset': 12,
    'size': 32,
    'access': 'read-write',
    'description': 'Channel-2 AXI GPIO 3-State Control register',
    'fields': {'Channel-2 GPIO TRI': {'bit_offset': 0,
      'bit_width': 32,
      'description': 'Channel-2 AXI GPIO 3-State Control register',
      'access': 'read-write'}}},
   'GIER': {'address_offset': 284,
    'size': 32,
    'access': 'read-write',
    'description': 'Global Interrupt Enable register',
    'fields': {'Global Interrupt Enable': {'bit_offset': 31,
      'bit_width': 1,
      'description': 'Global Interrupt Enable register',
      'access': 'read-write'}}},
   'IP_IER': {'address_offset': 296,
    'size': 32,
    'access': 'read-write',
    'description': 'IP Interrupt Enable register',
    'fields': {'Channel-1 Interrupt Enable': {'bit_offset': 0,
      'bit_width': 1,
      'description': 'IP Interrupt Enable register',
      'access': 'read-write'},
     'Channel-2 Interrupt Enable': {'bit_offset': 1,
      'bit_width': 1,
      'description': 'IP Interrupt Enable register',
      'access': 'read-write'}}},
   'IP_ISR': {'address_offset': 288,
    'size': 32,
    'access': 'read-write',
    'description': 'IP Interrupt Status register',
    'fields': {'Channel-1 Interrupt Status': {'bit_offset': 0,
      'bit_width': 1,
      'description': 'IP Interrupt Status register',
      'access': 'read-write'},
     'Channel-2 Interrupt Status': {'bit_offset': 1,
      'bit_width': 1,
      'description': 'IP Interrupt Status register',
      'access': 'read-write'}}}},
  'device': <pynq.pl_server.embedded_device.EmbeddedDevice at 0xaf59c7d8>,
  'driver': pynq.lib.axigpio.AxiGPIO},
 'processing_system7_0': {'gpio': {},
  'interrupts': {},
  'parameters': {'C_EN_EMIO_PJTAG': '0',
   'C_EN_EMIO_ENET0': '0',
   'C_EN_EMIO_ENET1': '0',
   'C_EN_EMIO_TRACE': '0',
   'C_INCLUDE_TRACE_BUFFER': '0',
   'C_TRACE_BUFFER_FIFO_SIZE': '128',
   'USE_TRACE_DATA_EDGE_DETECTOR': '0',
   'C_TRACE_PIPELINE_WIDTH': '8',
   'C_TRACE_BUFFER_CLOCK_DELAY': '12',
   'C_EMIO_GPIO_WIDTH': '64',
   'C_INCLUDE_ACP_TRANS_CHECK': '0',
   'C_USE_DEFAULT_ACP_USER_VAL': '0',
   'C_S_AXI_ACP_ARUSER_VAL': '31',
   'C_S_AXI_ACP_AWUSER_VAL': '31',
   'C_M_AXI_GP0_ID_WIDTH': '12',
   'C_M_AXI_GP0_ENABLE_STATIC_REMAP': '0',
   'C_M_AXI_GP1_ID_WIDTH': '12',
   'C_M_AXI_GP1_ENABLE_STATIC_REMAP': '0',
   'C_S_AXI_GP0_ID_WIDTH': '6',
   'C_S_AXI_GP1_ID_WIDTH': '6',
   'C_S_AXI_ACP_ID_WIDTH': '3',
   'C_S_AXI_HP0_ID_WIDTH': '6',
   'C_S_AXI_HP0_DATA_WIDTH': '64',
   'C_S_AXI_HP1_ID_WIDTH': '6',
   'C_S_AXI_HP1_DATA_WIDTH': '64',
   'C_S_AXI_HP2_ID_WIDTH': '6',
   'C_S_AXI_HP2_DATA_WIDTH': '64',
   'C_S_AXI_HP3_ID_WIDTH': '6',
   'C_S_AXI_HP3_DATA_WIDTH': '64',
   'C_M_AXI_GP0_THREAD_ID_WIDTH': '12',
   'C_M_AXI_GP1_THREAD_ID_WIDTH': '12',
   'C_NUM_F2P_INTR_INPUTS': '1',
   'C_IRQ_F2P_MODE': 'DIRECT',
   'C_DQ_WIDTH': '32',
   'C_DQS_WIDTH': '4',
   'C_DM_WIDTH': '4',
   'C_MIO_PRIMITIVE': '54',
   'C_TRACE_INTERNAL_WIDTH': '2',
   'C_USE_AXI_NONSECURE': '0',
   'C_USE_M_AXI_GP0': '1',
   'C_USE_M_AXI_GP1': '0',
   'C_USE_S_AXI_GP0': '0',
   'C_USE_S_AXI_GP1': '0',
   'C_USE_S_AXI_HP0': '0',
   'C_USE_S_AXI_HP1': '0',
   'C_USE_S_AXI_HP2': '0',
   'C_USE_S_AXI_HP3': '0',
   'C_USE_S_AXI_ACP': '0',
   'C_PS7_SI_REV': 'PRODUCTION',
   'C_FCLK_CLK0_BUF': 'TRUE',
   'C_FCLK_CLK1_BUF': 'FALSE',
   'C_FCLK_CLK2_BUF': 'FALSE',
   'C_FCLK_CLK3_BUF': 'FALSE',
   'C_PACKAGE_NAME': 'clg400',
   'C_GP0_EN_MODIFIABLE_TXN': '1',
   'C_GP1_EN_MODIFIABLE_TXN': '1',
   'PCW_DDR_RAM_BASEADDR': '0x00100000',
   'PCW_DDR_RAM_HIGHADDR': '0x1FFFFFFF',
   'PCW_UART0_BASEADDR': '0xE0000000',
   'PCW_UART0_HIGHADDR': '0xE0000FFF',
   'PCW_UART1_BASEADDR': '0xE0001000',
   'PCW_UART1_HIGHADDR': '0xE0001FFF',
   'PCW_I2C0_BASEADDR': '0xE0004000',
   'PCW_I2C0_HIGHADDR': '0xE0004FFF',
   'PCW_I2C1_BASEADDR': '0xE0005000',
   'PCW_I2C1_HIGHADDR': '0xE0005FFF',
   'PCW_SPI0_BASEADDR': '0xE0006000',
   'PCW_SPI0_HIGHADDR': '0xE0006FFF',
   'PCW_SPI1_BASEADDR': '0xE0007000',
   'PCW_SPI1_HIGHADDR': '0xE0007FFF',
   'PCW_CAN0_BASEADDR': '0xE0008000',
   'PCW_CAN0_HIGHADDR': '0xE0008FFF',
   'PCW_CAN1_BASEADDR': '0xE0009000',
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   'PCW_ENET0_HIGHADDR': '0xE000BFFF',
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   'PCW_SDIO0_BASEADDR': '0xE0100000',
   'PCW_SDIO0_HIGHADDR': '0xE0100FFF',
   'PCW_SDIO1_BASEADDR': '0xE0101000',
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   'PCW_USB0_BASEADDR': '0xE0102000',
   'PCW_USB0_HIGHADDR': '0xE0102fff',
   'PCW_USB1_BASEADDR': '0xE0103000',
   'PCW_USB1_HIGHADDR': '0xE0103fff',
   'PCW_TTC0_BASEADDR': '0xE0104000',
   'PCW_TTC0_HIGHADDR': '0xE0104fff',
   'PCW_TTC1_BASEADDR': '0xE0105000',
   'PCW_TTC1_HIGHADDR': '0xE0105fff',
   'PCW_FCLK_CLK0_BUF': 'TRUE',
   'PCW_FCLK_CLK1_BUF': 'FALSE',
   'PCW_FCLK_CLK2_BUF': 'FALSE',
   'PCW_FCLK_CLK3_BUF': 'FALSE',
   'PCW_UIPARAM_DDR_FREQ_MHZ': '525',
   'PCW_UIPARAM_DDR_BANK_ADDR_COUNT': '3',
   'PCW_UIPARAM_DDR_ROW_ADDR_COUNT': '15',
   'PCW_UIPARAM_DDR_COL_ADDR_COUNT': '10',
   'PCW_UIPARAM_DDR_CL': '7',
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   'PCW_MIO_45_PULLUP': 'enabled',
   'PCW_MIO_45_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_45_DIRECTION': 'inout',
   'PCW_MIO_45_SLEW': 'slow',
   'PCW_MIO_46_PULLUP': 'enabled',
   'PCW_MIO_46_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_46_DIRECTION': 'out',
   'PCW_MIO_46_SLEW': 'slow',
   'PCW_MIO_47_PULLUP': 'enabled',
   'PCW_MIO_47_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_47_DIRECTION': 'in',
   'PCW_MIO_47_SLEW': 'slow',
   'PCW_MIO_48_PULLUP': 'enabled',
   'PCW_MIO_48_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_48_DIRECTION': 'inout',
   'PCW_MIO_48_SLEW': 'slow',
   'PCW_MIO_49_PULLUP': 'enabled',
   'PCW_MIO_49_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_49_DIRECTION': 'inout',
   'PCW_MIO_49_SLEW': 'slow',
   'PCW_MIO_50_PULLUP': 'enabled',
   'PCW_MIO_50_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_50_DIRECTION': 'inout',
   'PCW_MIO_50_SLEW': 'slow',
   'PCW_MIO_51_PULLUP': 'enabled',
   'PCW_MIO_51_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_51_DIRECTION': 'inout',
   'PCW_MIO_51_SLEW': 'slow',
   'PCW_MIO_52_PULLUP': 'enabled',
   'PCW_MIO_52_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_52_DIRECTION': 'out',
   'PCW_MIO_52_SLEW': 'slow',
   'PCW_MIO_53_PULLUP': 'enabled',
   'PCW_MIO_53_IOTYPE': 'LVCMOS 1.8V',
   'PCW_MIO_53_DIRECTION': 'inout',
   'PCW_MIO_53_SLEW': 'slow',
   'preset': 'None',
   'PCW_UIPARAM_GENERATE_SUMMARY': 'NA',
   'PCW_MIO_TREE_PERIPHERALS': 'GPIO#Quad SPI Flash#Quad SPI Flash#Quad SPI Flash#Quad SPI Flash#Quad SPI Flash#Quad SPI Flash#GPIO#Quad SPI Flash#ENET Reset#GPIO#GPIO#GPIO#GPIO#UART 0#UART 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#Enet 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#USB 0#SD 0#SD 0#SD 0#SD 0#SD 0#SD 0#USB Reset#SD 0#GPIO#GPIO#GPIO#GPIO#Enet 0#Enet 0',
   'PCW_MIO_TREE_SIGNALS': 'gpio[0]#qspi0_ss_b#qspi0_io[0]#qspi0_io[1]#qspi0_io[2]#qspi0_io[3]/HOLD_B#qspi0_sclk#gpio[7]#qspi_fbclk#reset#gpio[10]#gpio[11]#gpio[12]#gpio[13]#rx#tx#tx_clk#txd[0]#txd[1]#txd[2]#txd[3]#tx_ctl#rx_clk#rxd[0]#rxd[1]#rxd[2]#rxd[3]#rx_ctl#data[4]#dir#stp#nxt#data[0]#data[1]#data[2]#data[3]#clk#data[5]#data[6]#data[7]#clk#cmd#data[0]#data[1]#data[2]#data[3]#reset#cd#gpio[48]#gpio[49]#gpio[50]#gpio[51]#mdc#mdio',
   'PCW_PS7_SI_REV': 'PRODUCTION',
   'PCW_FPGA_FCLK0_ENABLE': '1',
   'PCW_FPGA_FCLK1_ENABLE': '0',
   'PCW_FPGA_FCLK2_ENABLE': '0',
   'PCW_FPGA_FCLK3_ENABLE': '0',
   'PCW_NOR_SRAM_CS0_T_TR': '1',
   'PCW_NOR_SRAM_CS0_T_PC': '1',
   'PCW_NOR_SRAM_CS0_T_WP': '1',
   'PCW_NOR_SRAM_CS0_T_CEOE': '1',
   'PCW_NOR_SRAM_CS0_T_WC': '11',
   'PCW_NOR_SRAM_CS0_T_RC': '11',
   'PCW_NOR_SRAM_CS0_WE_TIME': '0',
   'PCW_NOR_SRAM_CS1_T_TR': '1',
   'PCW_NOR_SRAM_CS1_T_PC': '1',
   'PCW_NOR_SRAM_CS1_T_WP': '1',
   'PCW_NOR_SRAM_CS1_T_CEOE': '1',
   'PCW_NOR_SRAM_CS1_T_WC': '11',
   'PCW_NOR_SRAM_CS1_T_RC': '11',
   'PCW_NOR_SRAM_CS1_WE_TIME': '0',
   'PCW_NOR_CS0_T_TR': '1',
   'PCW_NOR_CS0_T_PC': '1',
   'PCW_NOR_CS0_T_WP': '1',
   'PCW_NOR_CS0_T_CEOE': '1',
   'PCW_NOR_CS0_T_WC': '11',
   'PCW_NOR_CS0_T_RC': '11',
   'PCW_NOR_CS0_WE_TIME': '0',
   'PCW_NOR_CS1_T_TR': '1',
   'PCW_NOR_CS1_T_PC': '1',
   'PCW_NOR_CS1_T_WP': '1',
   'PCW_NOR_CS1_T_CEOE': '1',
   'PCW_NOR_CS1_T_WC': '11',
   'PCW_NOR_CS1_T_RC': '11',
   'PCW_NOR_CS1_WE_TIME': '0',
   'PCW_NAND_CYCLES_T_RR': '1',
   'PCW_NAND_CYCLES_T_AR': '1',
   'PCW_NAND_CYCLES_T_CLR': '1',
   'PCW_NAND_CYCLES_T_WP': '1',
   'PCW_NAND_CYCLES_T_REA': '1',
   'PCW_NAND_CYCLES_T_WC': '11',
   'PCW_NAND_CYCLES_T_RC': '11',
   'PCW_SMC_CYCLE_T0': 'NA',
   'PCW_SMC_CYCLE_T1': 'NA',
   'PCW_SMC_CYCLE_T2': 'NA',
   'PCW_SMC_CYCLE_T3': 'NA',
   'PCW_SMC_CYCLE_T4': 'NA',
   'PCW_SMC_CYCLE_T5': 'NA',
   'PCW_SMC_CYCLE_T6': 'NA',
   'PCW_PACKAGE_NAME': 'clg400',
   'PCW_PLL_BYPASSMODE_ENABLE': '0',
   'Component_Name': 'pynq_tutorial_processing_system7_0_0',
   'EDK_IPTYPE': 'PERIPHERAL'},
  'type': 'xilinx.com:ip:processing_system7:5.5',
  'device': <pynq.pl_server.embedded_device.EmbeddedDevice at 0xaf59c7d8>,
  'driver': pynq.overlay.DefaultIP}}

现在，我们只需要知道我们设计中的IP名称。可以通过ip_dict.keys()来找到这些名字。

tutorial.ip_dict.keys()

dict_keys(['buttons', 'switches', 'leds', 'processing_system7_0'])

3 设置IP的handle

一旦你知道了IP名称，和分层路径，你就可以设置更方便的handle。

bram = tutorial.bram
buttons = tutorial.buttons
switches = tutorial.switches
leds = tutorial.leds

4 从按钮和开关中读取

一个AXI GPIO IP可以连接到输入或输出引脚，并支持多达两个通道，最高可达32位。AXI GPIO驱动有read()和write()功能，用于基本的MMIO功能。两个通道中的每一个也可以被读取或写入。在以前的设计中，每个AXI GPIO只连接了一组引脚，即只使用了一个通道。现在，我们将做简单的读取，这将默认为第一个通道。

下面的代码将从开发板上的按钮中读取一个值并打印结果。下面的单元格可以在按下不同的按钮的情况下多次重复运行，以看到不同的结果。

buttons_value = buttons.read()
print("Buttons value is: " + str(buttons_value))
print(type(buttons_value))
buttons_value

Buttons value is: 6
<class 'int'>

6

这两个拨码开关可以以类似的方式使用。

switches_value = switches.read()
print("Switches value is: " + str(switches_value))

Switches value is: 1

5 使用LED

开关和按钮是输入。如前所述，AXI GPIO可以用来连接到输入或输出。在读取或写入一个双向引脚之前，需要配置方向。

在按钮和开关是输入的情况下，AXI GPIO默认被配置为启用输入。
在使用LED之前，AXI GPIO需要被配置成使FPGA引脚为输出。这可以通过向LED或AXI GPIO寄存器的偏移量0x4处写入数值0x0来完成。一个 "0 "可以使单个引脚作为输入，一个 "1 "可以使其作为输出。写0x0可以使所有4个LED引脚作为输出，写0xf（二进制1111）将使4个引脚作为输入。

现在将0xf写到偏移量0x4的寄存器中，将LED配置为输出。

outputMask = 0x0
tristateRegisterOffset = 0x4

leds.write(tristateRegisterOffset, outputMask)

6 给LED写值

一旦引脚被启用，就可以向AXI GPIO控制器写入一个值。对于通道1，偏移量为0的寄存器被连接到LEDs。

dataRegisterOffset = 0x0
led_pattern = 0xa

leds.write(dataRegisterOffset, led_pattern)

7 综合利用上述内容

下面的代码将把按钮的值写到LED上，而开关是 "关闭 "的。在运行电池之前，确保拨码开关处于 "关闭 "位置。

按下一个按钮应该导致相应的LED灯打开。

while(not switches.read()):
    leds.write(dataRegisterOffset, buttons.read())

BRAM和使用AXI GPIO的更高级方法将在另一个教程中介绍。

|惜取少年时

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教程：在PYNQ-Z1或PYNQ-Z2上新增硬件设计，以AXI GPIO为例

本教程基于《Tutorial: Using a new hardware design with PYNQ (AXI GPIO)》编写。本教程将向您展示如何将新创建的Vivado硬件设计用于PYNQ。
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