HDLBits_【Build a circuit from a simulation wavefom】

1.Sim/circuit1

  这是一个组合电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input a,
    input b,
    output q );//
    assign q = a&b; // Fix me
endmodule

2.Sim/circuit2

  这是一个组合电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input a,
    input b,
    input c,
    input d,
    output q );//

    assign q = ~a&~b&~c&~d|~a&~b&c&d|~a&b&~c&d|~a&b&c&~d|
    a&~b&~c&d|a&~b&c&~d|a&b&~c&~d|a&b&c&d; // Fix me
endmodule

3.Sim/circuit3

  这是一个组合电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input a,
    input b,
    input c,
    input d,
    output q );//

    assign q = (a|b)&(c|d); // Fix me

endmodule

4.Sim/circuit4

  这是一个组合电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input a,
    input b,
    input c,
    input d,
    output q );//

    assign q =b|c; // Fix me

endmodule

5.Sim/circuit5

  这是一个组合电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input [3:0] a,
    input [3:0] b,
    input [3:0] c,
    input [3:0] d,
    input [3:0] e,
    output [3:0] q );
    always@(*)begin
        case(c)
            4'h0:q=b;
            4'h1:q=e;
            4'h2:q=a;
            4'h3:q=d;
            default:q=4'hf;
        endcase
    end
endmodule

6.Sim/circuit6

  这是一个组合电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input [2:0] a,
    output [15:0] q ); 
    always@(*)begin
        case(a)
            3'd0:q=16'h1232;
            3'd1:q=16'haee0;
            3'd2:q=16'h27d4;
            3'd3:q=16'h5a0e;
            3'd4:q=16'h2066;
            3'd5:q=16'h64ce;
            3'd6:q=16'hc526;
            3'd7:q=16'h2f19;
        endcase
    end
endmodule

7.Sim/circuit7

  这是一个时序电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input clk,
    input a,
    output q );
    always@(posedge clk)begin
        q<=~a;
    end
endmodule

8.Sim/circuit8

  这是一个时序电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input clock,
    input a,
    output p,
    output q );
    always@(*)begin
        if(clock)
            p=a;
        else
            p=p;
    end
    
    always@(negedge clock)begin
       q<=p; 
    end
endmodule

9.Sim/circuit9

  这是一个时序电路。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input clk,
    input a,
    output [3:0] q );
	
    always@(posedge clk)begin
        if(!a)begin
            if(q==4'd6)
                q<=4'd0;
            else
                q<=q+4'd1;
        end 
        else begin
           q<=4'd4; 
        end
    end
    
endmodule

10.Sim/circuit10

  这是一个时序电路。该电路由组合逻辑和一位存储器（即一个触发器）组成。触发器的输出通过输出状态是可观察的。读取模拟波形以确定电路的功能，然后执行。

module top_module (
    input clk,
    input a,
    input b,
    output q,
    output state  );
	
    assign q=(~a&~b&state)|(~a&b&~state)|(a&~b&~state)|(a&b&state);
    
    always@(posedge clk)begin
        state<=(~a&b&state)|(a&~b&state)|(a&b); 
    end
endmodule