Allegro 铺铜设置

本文详细介绍Allegro软件中敷铜的设置方法,包括放置禁止敷铜区域、修改线宽和间距、设置光绘格式、热风焊盘连接、删除死铜及覆铜、隐藏正片敷铜、自动避线、铜皮合并与优先级调整。

软件版本:Allegro16.6 

敷铜:

 

放置禁止敷铜区域:

Setup---Areas---Route Keepout:

 

1.标题栏选Shap->Global Dynamic Params...

  Shape——Polygon(绘制多边形,包括圆弧)

  Shape——Rectangular(绘制矩形)

  Shape——Circular(绘制圆)

  在选择这三个命令时要对Option栏进行设置。

 

Class:因为是进行同批区域的设置,所以必须设置为Etch

Subclass:需要进行覆铜的布线层(通常为TOP和BOTTOM层)

Shape Fill Type:选择需要覆铜的类型

 Dynamic copper(动态覆铜)

Static Solid(静态实铜)

Static Crasshatch(静态网格状覆铜)

Unfilled(不填充)适用于绘制board outline,package geometry,room等,不能用于Etch

Assign net name:铜皮所属网络。点击右边的按钮,可以从网络列表中选取。一般都将铜皮连到电源或地网络。

Shape grid:栅格设置。一般的说覆铜用的栅格可以比布线用的栅格粗糙。

 

 

 

 

 

 

2.注意修改线宽和间距。

Shap->Global Dynamic Params

3.光绘格式要与出光绘文件的格式相一至,否则会报错,国内一般选Gerber RS274X。按下图设置。

 

5.热风焊盘的连接方式按如下方式设置。

 

 

 

删除死铜的方法:

检查状态:  Display  ----status:

当有死铜时,标题栏Shape->Delete Islands会出现如下属性,死铜的个数。点下边的按钮可全部删除死铜。

 

    

 

 

删除覆铜

 

Delete或在菜单栏选择shape,

Find面板中选择Shape,在PCB设计区选中要删除的覆铜,这样覆铜就会被删除掉。

 

allegro 隐藏正片敷铜


问题
在allegro中,对于双面板,完成布局布线后,检查DRC所有错误都已解决,对PCB板进行正片敷动态铜。 
敷铜完成后发现仍有连线需要调整,如果删除顶层和地层的敷铜,调整完连线重新敷铜当然没问题,但是浪费了重新敷铜的时间。 
有没有更好的处理办法呢?

问题解答:
Allegro->Setup->User Preferences…->Display->Shape_fill->no_etch_shape_display选项打勾,如图所示: 

è¿éåå¾çæè¿°
点击OK,回到allegro中,可以看到敷铜已经隐藏起来了。 
修改连线,修改完成后,再将no_etch_shape_display选项勾掉。不需要重新敷铜了。

 

 

 

 

 

问题:   

1,allegro铺动态铜皮时并没有自动避线, 绘制出来为一整块,如下图:

 

解决办法:Shap->Global Dynamic Params

勾选smooth方式避让铺铜

 

将两张铜皮合并成一张铜皮。但需要满足一下条件:
1.       铜皮必须是同一网络
2.       铜皮必须是同一类型(动态铜皮或静态铜皮)
3.       铜皮必须有重叠部分。
下面介绍如何将两张铜皮合并:
1.       首先将铜皮修改成满足上面的三种情况。
2.       点击菜单Shape –>Merge Shape 命令,或者直接在命令栏输入“shape merge shapes”命令
3.       然后框选需要合并的铜皮即可

 

当画好铜皮后,要在插入新的敷铜区域,设置敷铜优先级:

 

画好插入的敷铜,done,  选择铜皮, 鼠标右键。

敷铜优先级设置:

 

Raise Priority : 提高优先级

Lower Priority:降低优先级

 

 

 

参考:

https://blog.csdn.net/sy_lixiang/article/details/9142153

http://www.52rd.com/Blog/Detail_RD.Blog_qiqi6416_21835.html

https://blog.csdn.net/david_xtd/article/details/80205269 

<think>我们之前已经区分了禁止(Anti Etch)和挖空(Void)的概念。现在用户的问题是:在Allegro中已经设置了禁止(即在Anti Etch层绘制了图形)后,再在同一个区域设置挖空(Void)是否无效? 要回答这个问题,我们需要从两者作用的机制来分析: 1. **禁止(Anti Etch)**:在皮层(如TOP层)的Anti Etch层绘制图形,意味着在时,整个区域都会避开这个图形区域。也就是说,不会覆盖这个区域。这是全局性的避让,对所有都有效。 2. **挖空(Void)**:是在已经存在的(Shape)内部进行切除操作。也就是说,挖空操作的对象是具体的某一块,它只能在这块已经存在的区域内切除一部分。 因此,如果我们在某个区域已经设置了禁止(Anti Etch),那么时就不会有覆盖这个区域。既然这个区域没有,那么后续在这个区域设置的挖空(Void)就没有作用对象(因为没有可挖),所以挖空操作在这个区域是无效的。 结论:**在已经设置禁止的区域,再设置挖空是无效的**。因为禁止已经阻止了箔的生成,挖空操作需要作用在存在的箔上。 但是,这里有一个特殊情况:如果禁止的区域只避让了部分,而另一块覆盖了这个区域(例如,由于设计错误或者故意重叠),那么在这块重叠的设置挖空是有效的,但这种情况通常是不应该出现的,因为禁止本应阻止所有覆盖。 所以,一般情况下,禁止和挖空是两种不同层次的操作: - 禁止:在之前定义禁区,所有都会避开。 - 挖空:在之后,对已经好的皮进行局部修改。 因此,它们的关系是: - 禁止的区域,不会产生,所以挖空操作没有目标。 - 挖空操作只能作用于存在的区域。 所以,在已经禁止的区域设置挖空,是无效操作。 引用之前的说明:禁止是全局避让,挖空是局部切除。两者协同使用,但作用阶段和对象不同。 参考用户提供的引用[1]中的操作: - 禁止:通常通过Anti Etch层实现(引用[1]中未直接提到,但我们在之前的回答中已说明)。 - 挖空:通过`Shape -> Manual Void`实现(引用[1]第6点)。 因此,用户的问题答案:**在禁止的区域,设置挖空无效**。 另外,用户引用[1]中还提到了一些操作,如删除孤岛、合并皮等,但这些操作与当前问题关系不大。 下面,我们可以生成一些相关问题,帮助用户进一步理解:</think>在Allegro PCB设计中,**已经设置禁止的区域再设置挖空是无效的**,因为两者存在明确的优先级关系和不同的作用机制: ### ⚠️ 核心原因分析 1. **优先级差异** - **禁止(Anti Etch)** 是**全局级约束**,在前定义禁区,所有自动避开该区域[^1] - **挖空(Void)** 是**对象级操作**,仅作用于已存在的(Shape)内部 - **优先级关系**:`禁止 > 生成 > 挖空操作` 2. **作用机制冲突** - 当某区域被定义为禁止(如通过`ANTI ETCH/TOP`层)时: ```mermaid graph LR A[禁止区域] --> B[时自动跳过该区域] B --> C[该区域无箔生成] C --> D[挖空操作无目标对象] ``` - 挖空操作(`Shape > Manual Void`)要求目标区域**必须存在**才能执行[^1] 3. **设计流程限制** - 禁止在布局阶段定义(前) - 挖空在后执行 - **时序矛盾**:禁止区域始终无箔,挖空操作无法触发 --- ### ✅ 正确操作建议 1. **需要全局隔离** - 使用`ANTI ETCH`层定义禁区(如金手指、高压区) - *无需也不应*再执行挖空操作 2. **需要局部优化** - 在区域内部直接使用`Manual Void`(如BGA下方开窗) - *无需*提前设置禁止 3. **特殊场景处理** ```mermaid graph TB S[设计需求] --> T1{是否需完全无} T1 -->|是| U1[使用ANTI ETCH层] T1 -->|否| U2[后Manual Void] ``` > 📌 **结论**:禁止与挖空是**互斥操作**,在已禁止区域设置挖空既无效果也无必要。 --- ### 相关问题延伸 1. **如何修复因误操作导致的"挖空失效"问题?** - 检查区域是否被`ANTI ETCH`层覆盖 → 删除多余禁区定义 → 重新 → 执行挖空 2. **Anti Etch层与Keepout层的优先级区别是什么?** 3. **动态(Dynamic Copper)与静态(Static Solid)对挖空操作有何影响?**[^1] 4. **如何批量检查PCB中的无效挖空区域?** [^1]: 引用来源说明操作流程及挖空前提条件
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