FPGA EMMC HS400模式verilog驱动开发

背景
前期Emmc驱动最高支持到HS200，整体的性能还有待提高，本次考虑将模式升级到HS400模式，理论最快读写速度可达400MB/S

HS400特性如下：

1.切换过程

相对之前的设计，考虑增加一个读取设备类型的操作：

可以在没有数据手册的前提下查询芯片是否支持HS400模式，HS400模式对于硬件电路有一定的要求，具体可参考标准

HS400写时序

HS400模式下，数据为时钟上升沿和下降沿都有效

但是只针对DAT信号，CMD还是单周期时钟。

HS400模式时序图

1.1读取EXT_CSD
EXT_CSD数据通过正常的数据会读，和其他数据CID不太一样，考虑复用正常读写模块，通过发送CMD8指令会读数据；
1.2 增加指令
添加对应的指令
1.3 Sampling Tuning 执行不方便
直接用DCM对时钟进行相位调节，不单独进行Tuning测试；

1.4去除总线测试指令
DDR模式下CMD16和总线测试指令不再相应，故将对应的

1.4.1无法初始化成功
由于HS400模式，采用DDR模式，加上电平形式也是LVCOMS单端线，出现初始化不过的原因大概率是由于时钟和数据稳定窗口不对，针对该问题，提供的测试demo增加一个DCM动态调相模块

可以对时钟进行最小步进为1/(FVCO*56)进行相位调节，通过遍历找到合适的窗口；

1.4.2 用户数据回读显示和写的数据不一致
用户使用过程中，可能出现回读的数据出现高低字节翻转的问题，由于DDR数据传输，可能P N出现颠倒的情况，出现这种情况可以适当选择读写模块中IDDR的工作模式

通过适当选择OPPOSITE_EDGE SAME_EDGE SAME_EDGE_PIPELINED其中一种工程模式即可；

1.4.3测试读写速度不理想
固态存储速度都是通过大容量读写平均出来的，尽量提高单次读写扇区块数据，硬件设计时，考虑前段预留DDR缓存，此外扇区数为2^N对速度也有一定的提高；

实际测试发现，时钟没必要给200M，一般给到125M，总带宽就有250M了，基本上很少有厂商的芯片可以达到此速度

读写演示视频链接
链接: https://pan.baidu.com/s/1ReZf8_cwdhzz7_1TWI1boA 提取码: tej8 复制这段内容后打开百度网盘手机App，操作更方便哦