ADI最新基带处理芯片 ADRV9026 FPGA 驱动开发及调试记录分享

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分类专栏： 高速AD DA开发 FPGA 文章标签： verilog
于 2021-08-07 08:04:38 首次发布
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本文介绍了ADRV9026的驱动与硬件移植过程，相较于ADRV9009，9026不再提供完整DEMO，增加了移植难度。硬件框架采用Zynq7020和Ku060，Zynq7020负责C代码，Ku060处理高速接口，时钟芯片选用HMC7044。由于硬件限制，仅使用4个LANE的RX通道，线速率为9.8304Gbps。下一步计划启用JESD204C接口。

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最近要驱动ADRV9026,ADRV9026为9009下一代，支持4收4发，但是高速JESD接口还是4X，同时支持JESD204B及204C协议，相对之前的9009官方会提供一个相对完整的工程，ADRV9026不在提供完整DEMO，增加了移植难度，这里简单的介绍下流程，待补充

硬件框架采用zynq7020加Ku060的方式，zynq7020负责C代码部分，KU060负责高速接口部分 ，时钟芯片采用HMC7044,可以看到和官方设计还是不太一样的，移植起来还是要费点时间

硬件图：
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1.SPI部分通过FPGA实现，ARM只负责参数下发

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zynq7020 PS PL参数交互直接用过BRAM CTRL即可

2.JESD高速接口部分
相比ADRV9009，ADRV9026支持JESD204C协议，但是这个需要高等级的器件才有现成的IP核可用，如果对ORX通道没有需求，可以直接砍掉ORX通道，只用RX通道，这样4通道用4个高速LANE还是可以跑的起来的，线速率跑10Gbps,单Lane传输一个通道的数据，收发一样，我这个硬件平台只能这种方式
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程序框架如上图所示

驱动既可以裸机驱动也可以操作系统驱动，ADRV9009双收双发功耗接近8W，相对两片9009还是可以接受的

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下一步准备把JESD204C接口用起来，暂时没有使用ORX，4个LANE都供RX使用，245.76采样率线速率为9.8304Gbps

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说明：N’的计算为首先把N打散成一个个的nibble，每个nibble为4bit.对于14bit和16bit的分辨率，都是4个nibble（不足4的倍数，则高位补0）。根据上图，我们可以得出adc0_sample0~adc0_sample3为lane0~lane1的数据映射，分别是数据I0~I3, adc1_sample0~adc1_sample3为lane2~lane3的数据映射，分别是数据Q0~Q3;例如：对于一个4个转换器的14位ADC，采样率为500MSPS的时候，N’=16，S=1。
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一、9009介绍 ADRV9009 是一款双通道 RF 发送器和接收器，带有一个观察接收器。 工作频率范围为 75 MHz 至 6 GHz 。该器件在其发射器上支持高达 450 MHz 的合成带宽。该设备的接收器部分既可以作为支持高达 200 MHz 带宽的双通道接收器运行，也可以作为支持高达 450 MHz 带宽的单通道观测接收器运行。接收器部分在时分双工 (TDD) 操作中在单通道和双通道模式之间切换，在接收器时隙期间使用双通道接收器模式，在收发器时隙中使用单通道观测接收器。单通道观测接收器可以选择
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