ADI最新基带处理芯片 ADRV9026 FPGA 驱动开发及调试记录分享

已于 2022-04-19 19:56:42 修改
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分类专栏： 高速AD DA开发 FPGA 文章标签： verilog
于 2021-08-07 08:04:38 首次发布
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本文链接：https://blog.csdn.net/jingjiankai5228/article/details/119475487
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最近要驱动ADRV9026,ADRV9026为9009下一代，支持4收4发，但是高速JESD接口还是4X，同时支持JESD204B及204C协议，相对之前的9009官方会提供一个相对完整的工程，ADRV9026不在提供完整DEMO，增加了移植难度，这里简单的介绍下流程，待补充

硬件框架采用zynq7020加Ku060的方式，zynq7020负责C代码部分，KU060负责高速接口部分 ，时钟芯片采用HMC7044,可以看到和官方设计还是不太一样的，移植起来还是要费点时间

硬件图：

在这里插入图片描述
1.SPI部分通过FPGA实现，ARM只负责参数下发

在这里插入图片描述
zynq7020 PS PL参数交互直接用过BRAM CTRL即可

2.JESD高速接口部分
相比ADRV9009，ADRV9026支持JESD204C协议，但是这个需要高等级的器件才有现成的IP核可用，如果对ORX通道没有需求，可以直接砍掉ORX通道，只用RX通道，这样4通道用4个高速LANE还是可以跑的起来的，线速率跑10Gbps,单Lane传输一个通道的数据，收发一样，我这个硬件平台只能这种方式
在这里插入图片描述
程序框架如上图所示

驱动既可以裸机驱动也可以操作系统驱动，ADRV9009双收双发功耗接近8W，相对两片9009还是可以接受的

在这里插入图片描述
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下一步准备把JESD204C接口用起来，暂时没有使用ORX，4个LANE都供RX使用，245.76采样率线速率为9.8304Gbps

FPGA_Linuxer
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