jingjiankai5228的博客

原创 DDR4 FPGA verilog驱动逻辑管理

之前写过一个DDR4的配置博客https://blog.csdn.net/jingjiankai5228/article/details/104282707 ，简单的说了一下MIG核的基本配置以及示例工程的搭建。实际使用过程中可能通过DDR4来缓存不同数据，我个人一般的使用的方式可以将DDR分为若干等分的存储空间，前端使用FIFO缓存，从而简化用户接口，基本框架大致如下图，由于时间有限就直接用画图最终可以通过FIFO进行分流数据，程序框架如下入所示：值得注意的就是，DDR读出数据是存在延迟的，为了

原创 xilnx 万兆光纤GTH传输字节不对齐解决方法

最近有光纤传输的需求，硬件平台是KCU1500，如下图：![在这里插入图片描述](https://img-blog.csdnimg.cn/2020020718331181.png?x-oss-process=image/watermark,type_ZmFuZ3poZW5naGVpdGk,shadow_10,text_aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L2ppbmdqaWF...

原创 spatan6的EMMC DDR3控制器 EMMC驱动开发

1.背景与介绍最近通过spatan6管理一片EMMC存储芯片，采用的是纯逻辑语言管理EMMC芯片，EMMC采用的是JEDCE发布的emmc 5.1版本的协议，但是由于EMMC的存储的速度有限，固在设计的前端加了一片DDR3控制器，本篇博客不介绍EMMC的设计，主要分享一下Spatan6的xilinx自带的IP核MCB在设计实际的工程中遇到的问题。2.问题及解决思路第一次使用S6 的DDR3控...

原创 AD9371、AD9361、ADRV9009驱动开发、调试

欢迎使用Markdown编辑器你好！ 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Markdown编辑器, 可以仔细阅读这篇文章，了解一下Markdown的基本语法知识。新的改变我们对Markdown编辑器进行了一些功能拓展与语法支持，除了标准的Markdown编辑器功能，我们增加了如下几点新功能，帮助你用它写博客：全新的界面设计 ，将会带来全新的写作体...

转载 ARINC818协议----FC-AV协议

容器系统提供了一种使用对象类和索引分类系统定义对象内容的机制(参见表5)。对象分类在容器头中由每个对象的对象类词的Type和Index字段表示。Type字节是Object的粗略分类。Index字节提供了Object的精细分类。该分类系统使用Type和Index字段，为FC-AV实现提供或确定Object内容和格式提供了一种快速、快捷的方法，而不需要传输复杂的描述或协商。Null -未使用的对象条目，大小始终为零;指定-在本标准中定义;预留-用于将来的标准分配;

原创 FPGA 纯逻辑arinc818 ip core

5、可动态配置光纤端口速率，支持1.0625Gbps、2.125Gbps、3.1875Gbps、4.25Gbps可配置；1、 符合FC-FS、FC-AV、FC-ADVB协议规范；3、支持光纤通信Class1、Class3服务；6、DDR控制接口简洁，方便快速集成；2、符合ARINC818协议规范；可以根据客户定制开发。

原创 ADRV9009 8收8发 SDR采集存储板卡 MIMO

软件支持8通道相位同步，可用于测向，检测场景，支持外部本振，多板卡同步。

原创 RFSOC 47DR VPX 8收8发板卡

ADC主要软件工作量在于完成芯片校准的处理，主要是FS/N的特殊点校准。

原创 ISE win10闪退解决方法

首先在第一个文件夹中，重命名libPortability.dll为libPortability.dll.orig，然后复制 libPortabilityNOSH.dll 的一个副本并重命名为libPortability.dll，然后在第二个文件夹，将之前得到的新的libPortability.dll覆盖到这个文件夹中。这样你就又有一个libPortability.dll文件了。

原创 xilinx cpri ip 开发记录

如果是2457.5Mbps的CPRI应用，带宽更大，Y就可以为0，1，2，3，按照下图所展示的发送顺序发数，一个基本帧里有Z.X.0，Z.X.1，Z.X.2，Z.X.3，四个控制字，和60个bytes的IQ数据。那么，CPRI的基本帧的结构就如下图所示，如果是614.4Mbps的CPRI应用，那Y就只会等于0，数据为Z.X.0打头，有16个bytes数组成，第1个byte一般做控制用，后15个bytes就是IQ数据。用户不用在IQ数据接口（iq_tx，iq_rx）管这几个数，后面则是正常的IQ数据收发。

原创 xilinx SATA GTY PHY适配

xilinx sata phy主要是通过transceiver IP 进行移植，xilinx的底层目前主要有gtp gtx gth gty,不同的底层，PHY都需要重新适配。设置完成，再根据端口上的信号去适配原有的sata ip核即可。以下开始针对ZCU器件的GTH4底层进行配置。2，设置数据位宽，我这里设置为32位宽。首先可以选择对应的类型。

原创 SI5383时钟芯片驱动

虽然接口也是IIC，但是由于5383的地址扩宽了，不再是一字节，而是采用两字节配置，芯片支持直接模式和间接模式。和5338类似，配置接口同样采用IIC接口，配置过程同样使用Clockbuilder软件，配置对应的频率。Si5383和以前同系列的Si5338类似，相比5338时钟输出路数增加，同时增加一路PPS输入。IIC采用IO模拟，将其挂载在BD总线上。芯片的配置流程如下图。

原创 xilinx AXI CAN驱动开发

CAN收发方案有很多，常见的解决方案通过是采用CAN收发芯片，例如最常用的SJA1000,xilinx直接将CAN协议栈用纯逻辑实现，AXI CAN是其中一种；因为xilinx提供了C驱动代码，这样用户直接通过AXI lite接口即可配置CAN芯片。配置好对应的通信速率即可完成CAN通信，相比SJA1000芯片，配置门槛降低很多。软件设计方面，推荐直接将AXI CAN IP核绑定在BD文件上。通过这种方式硬件上只需外接一个PHY芯片即可。上图加了一个电平转换芯片。

原创 Vivado sdk 20:41:22 ERROR : Error occurred while creating hardware platform错误

java.io.FileNotFoundException: D:\workspace\project2024\project\adrvxxxx (拒绝访问。检查工程目录文件名，是否存在非法的字符。文件名中间存在空格符等问题。

原创 [Synth 8-4169] error in use clause: package ‘altera_mf_components‘ not found in library ‘altera_mf‘

原创 fpga xvc 调试实现，支持多端口同时调试多颗FPGA芯片

本方案考虑到XVC协议本身是非常简单的协议，V1.0加一起就3条指令，可以将XVC服务器运行在PC机上，QT直接运行即可，同时QT上位机完成XVC协议栈的数据payload的分发即可，分发协议为了平台移植性强，可以换成UDP协议，将数据分发给一个普通的FPGA，比如A7，A7上只需要实现UDP传输协议，这里设计了一个多端口UDP，设计种设计了10个端口，10个端口占用一个网口，可以做到一个A7同时调试10颗芯片，此外A7需要实现JTAG时序即可；

原创 ERROR: [BD 41-237] Bus Interface property FREQ_HZ does not match between

在自定义IP出现以上错误时可以通过双击模块clk属性。如果是灰色的封装IP时，选择以下菜单。

原创 FPGA 低延时 TCP UDP IP协议栈兼容1G 10G 25G MAC

在计算和数据中心、军事和航天、政府、仪器与测量、金融服务和广播和视频等行业，需要高可靠性的硬件和软件产品，帮助客户更快地开发部署新一代产品，减少技术和市场风险，我司研发的低延迟TCP/IP的IP核的传输速率高于传统网口，延迟较低，可以解决网络通信、数据包处理、云储存、和加速算法等应用遇到的技术挑战。●完整的RTL层1、2、3和4，包括专有的超低延迟全硬件TCP/IP、ARP、ICMP、MAC和PC实现。■64位宽的接口，从156.25到250MHz，用于MAC客户端端口（TCP/IP旁路）

转载 在Linux系统给交叉编译器加环境变量

etc/profile文件，编辑在文件最后添加PATH路径:export PATH=$PATH:/usr/local/arm/4.3.2/bin。arm-linux-gcc编译器，假设解压后的arm-linux-gcc的命令所在路径为: /usr/local/arm/4.3.2/bin。arm-linux-gcc所在的路径是否正确，只要路径正确，就会设置生效。arm-linux-gcc -v 回车，就可以看到编译器版本信息了。注：此文件为只读文件，如果要修改，必须切换到。查看命令是否生效，在终端输入。

原创 rfsoc FPGA 49DR 16收16发模块

交织采样是通过多个AD拼接完成的，所以校准比较关键，和以前常用AD E2V芯片一样，校准主要是完成DC直流校准 GAIN 及OFFSET参数的校准。单板支持16收16发，可以满足绝大多数场景的运用，对于需要通道间同步的场景。RFSOC只需实现多Tile间的同步即可，同样降低软硬件的设计难度。整体来说RFSOC降低了传统AD DA软硬件开发难度，但是同样存在整数点FS/N谐波大的问题。校准完可以看到整数点的SFDR有明显的改善。前面简单介绍过RFSOC板卡。

原创 FPGA coaxpress 2.0 ip

目前2.0标准的最高速度为单条lane 12.5Gbps，单条lane 上除了传输图像数据之外，还可以传输低速控制信号(42Mbps，用于访问相机的寄存器配置)、也可以利用该线缆对相机进行供电，这个能力称为 “Power-over-Coax”，单条线缆最长可达100m。较长的线缆长度，比如3.125 Gbps 速率下线长可以到100m，12.5Gbps速率下可以到35m，这个线缆的使用是CXP的一大特色.可以获得灵活可靠的性能，通过使用标准的同轴线缆，比如RG59 和 RG6规格，推荐使用RG6。

原创 VIVADO SDK 调试petalinux使用pthread 设置

原创 ICM42686驱动笔记

正确的读取方式只需要给一个起始地址，保持片选拉低的情况下只给时钟将接下来的结果一并读取。读取结果时注意不要采用一个寄存器读一字节的方式，实际测试发现会有异常值出现。

原创 VIVADO封装自定义IP 保留工程 方便二次封装

去掉蓝线处的选项，下次直接在此基础上进行二次修改。

原创 linux给结构体变量分配内存方法

在什么时候释放内存取决于你的代码逻辑。如果是局部变量，在使用完后立即进行释放；如果是全局变量或静态变量，在程序结束前进行释放。如果是动态分配的堆空间，则需要在使用完后手动调用free函数进行释放。第二种方法会在栈上自动分配内存，不需要手动释放。而第一种方法需要手动释放内存。

原创 FPGA+EMMC 8通道存储小板

FPGA 采用XILINX公司A7100作为主芯片 AD采用AD7606及一款陀螺仪传感器，可以实时存储到EMMC，系统分为采集模式及回放模式。回放采用W5100S通过TCP协议进行回放数据。

原创 petalinux 无法通过SDK进行TCF调试

但是无法进行DEBUG 原因是没有开启debug模式，做下图设置重新编译程序生成BOOT.bin即可。

原创 Petalinux 无法识别PHY ADDR 显示地址为FF 或者-1

2.直接修改设备树，第二种方法对没有linux基础的朋友不是那么友好。但是系统启动以后ifconfig发现没有ETH0。1，在DTS settings下设置对应的板卡。BD文件使能了GEM。

原创 FPGA adrv9002 4收4发板卡，支持NVME SATA EMMC 光口 FMC

板卡采用ADI 射频直采芯片ADRV9002 ，支持4收4发支持外部本振 跳频 同时支持4X 10G光口对外传输，FMC扩展。同时支持4X NVME接口，可以实时流盘，备份一路SAT A接口，板卡同时预留了EMMC，可以PS PL选通访问，PS直接可以用来放操作系统的根文件系统，PL访问可以当做一个低速的固态存储接口。

原创 UltraScale hd bank电平约束

注意1.8V不支持LVDS电平形式。

转载 多周期路径约束

一、什么时候需要用到多周期约束？ Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的，即数据在发起沿发送，在捕获被捕获，发起沿和捕获沿相差一个周期。但是很多情况是，数据路径逻辑较为复杂，导致延时较大，使得数据无法在一个时钟周期内稳定下来， 或者数据可以在一个时钟周期内稳定下来，但是在数据发送几个周期之后才使用；在这些情况中，设计者的意图都是使数据的有效期从发起沿为起始直至数个周期之后的捕获沿，这样的意图无法被时序分析工具猜度出来，必须由设计者在时序约束中指明；否则时序分析工具会按

原创 DRC23-20 PDRC #1 Critical Warning The port ＜＜name＞＞ is assigned to a PACKAGE_PIN that uses BITSLICE_

tx1_strobe_out_p为对应的管脚。VIVADO报错解决办法。直接在XDC里进行约束。

原创 VC709测试NVME协议读写SSD速度过低问题排查

正常FPGA V7690T器件跑的是pcie3.0 ,但是实测下来发现三星970 1TB 读写速度竟然低到800MB/s，通过更换另外一块开发板测试速度相当，排除硬件问题。，通过更换PCIE硬核的BANK ,因为VC709 FMC支持8x的Serdes ，更换到另外一组测试发现速度正常，偶然配合客户通过VC709读写NVME SSD硬盘发现速度过低，结论：硬件设计过程中，尽量使用官方推荐的BANK跑PCIE协议。问题定位到PCIE硬核上，具体可以参考另外一篇博客。

原创 XC7VX690T PCIE 硬件设计注意事项

首先参考PG023找到对应封装支持的位置。然后参考UG476找到对应的实际物理位置。XILINX 也有给出对应的推荐位置。

原创 FPGA 二阶矩阵求逆简便快速实现方式

原创 Xilinx 7系列FPGA读取器件ID(DNA)

Xilinx的FPGA，每个器件都有一个专门的ID，，每个都不一样，Xilinx也形象的把这个ID叫做DNA。7系列以及之前FPGA的DNA有57bit。一种方式是通过JTAG，这种方式实用价值不高，就不做展示了，另外一种方式就是通过源语进行读取。有时为了将程序绑定器件，防止程序被复制，如果获取器件的DNA。

转载 wireshark提取视频数据之RTP包中提取H264和H265

选择菜单Edit->Preferences，打开首选项，左侧菜单列表选择Protocols->H.264，这里抓包的视频编码是H.264，fu-a编码的方式，根据上一步骤获取的PT为96，H.264 dynamic payload types 填写96，然后点击OK，这里wireshark应该会把rtp解析成H.264格式，如果以前已经配置了96，但是协议还是没有变成H.264的格式，可通过先配置成其他值，然后再改成96来触发FU-A的解码，这可能是wireshark的一个bug。

转载 H264码流全面解析

对图像的处理即是:帧内预测编码其预测值P，是由已编码的图像做参考，经运动补偿得到的。预测图像P和当前帧Fn相减，得到两图像的残差值Dn，Dn在经过转换T，量化Q，去处空间冗余，得到系数X，将X重排（使数据更加紧凑），熵编码（加入运动矢量。。。一些图像相关得信息），得到nal数据。对视频序列的处理:帧间预测编码预测值P，是由当前片中，己编码的宏块预测得到的（亮度4×4或者16×16预测，色度8×8预测）。当前待处理的块，减去预测值P，得残差值Dn，Dn在经过转换T，量化Q，得到系数X，将X重排（使数据更加紧凑

转载 Xilinx 7系列FPGA DDR3硬件设计规则

本文我们介绍7系列FPGA DDR3硬件设计规则及约束，包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。

转载 MRCC和SRCC的理解

看下面这个图，首先MRCC和SRCC都是可以连接到全局时钟的，但是全局时钟的资源有限。SRCC可用于本区域时钟这个比较好了解，MRCC用于相邻的区域该这么理解，MRCC通过不同于全局时钟的渠道可以到达相邻的区域。在手册上有描述，SRCC可用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域。如下图BANK1和BANK3可以使用BANK2的MRCC分上来的时钟，没必要先将BANK2的MRCC连接到全局时钟再连接到BANK1和BANK3，这样不但节省了全局时钟资源，而且路径更短。