后仿知识总结

基本词语的概念：

Place&Routing  pr，布局布线

（1）sdf相关:

sdf语法：

静态时序分析圣经翻译计划——附录B：SDF（上） - 知乎 (zhihu.com)

静态时序分析圣经翻译计划——附录B：SDF （下） - 知乎 (zhihu.com)

sdf反标：

芯片后仿及SDF反标 - 知乎 (zhihu.com)

sdf报的timing warning中为什么会存在负值？

 如何理解negative timing check_$setuphold-CSDN博客文章浏览阅读1.7w次，点赞18次，收藏170次。最近也是遇到了这个问题，通过周末的研究，感觉自己搞明白了，现在总结一下吧！整体的感受：没事多看看各种manual吧，上面讲的真的比网上说的好太多了，网上各种观点都有，难以确定谁对谁错。当然本文也是基于自己的理解，如有错误欢迎指正。positive setuphold timing check$setuphold函数在工艺厂商提供的工艺库模型中定义了工艺库中用到的所有cell的v..._$setupholdhttps://blog.csdn.net/zyn1347806/article/details/105476612

sdf中各种检查如何看及各种corner的说明？

 后仿sdf_二哈哈黄的博客-CSDN博客

（2）verilog model中相关变量说明：

IEEE Verilog 手册 第14章 Specify blocks-CSDN博客

对于bufif1、bufif0、notif1、notif0的详解_北方孤寂的灵魂的博客-CSDN博客

DEBUG记录：

（1）寄存器的x态传播 需要追到上一个寄存器没有问题  但是下一个寄存器有x态的地方；

（2）复位导致的timing viloation，set up或者hold确实违背了，但是追D发现实际的驱动是由于复位导致的，这种viloation也能放；

（3）系统没有稳定下的viloation，这种情况下通过sdf，verilog model，发现log和波形实际上并不统一，这是由于phy的pll还没有稳定导致的，这个viloation也可以放