音频DA转换芯片CS4334及基于FPGA的时钟配置

音频DA转换芯片CS4334及基于FPGA的时钟配置

 

特征

？完整的立体声DAC系统：插入，

D / A，输出模拟滤波

？ 24位转换

？ 96分贝动态范围

？ -88 dB的THD + N

？低时钟抖动敏感性

？ +5 V单电源

？滤波线路电平输出

？片上数字去重

？的Popguard®技术

？功能兼容CS4330 /三十三分之三十一

描述

该CS4334系列成员是完整的，立体数字至模拟输出系统，包括插补， 1位D /在A转换，输出模拟滤波

8引脚封装。该CS4334/ 5/8/9支持所有主要的音频数据接口格式，以及各个设备不同之处仅在所支持的接口的格式。该CS4334系列基于Delta-Sigma调制，其中调制器输出控制参考

电压输入到超线性模拟低通滤波器。这种架构允许对采样率2千赫至100千赫简单地间无级调节改变主时钟的频率。该CS4334系列包括片上数字去重，从单一的+ 5V电源供电，并只需要极少的支持电路。这些功能非常适用于机顶盒，DVD播放机，SVCD机，和A / V接收器。

引脚说明

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

SDATA Serial Audio Data Input - Two’s complement MSB-firstserial data is input on this pin. The data is
clocked into the CS4334/5/8/9 via internal or external SCLK, and the channel isdetermined by
LRCK.

设备的CS4334系列提供了完整的立体声数字至模拟系统，包括数字插补，

四阶Δ-Σ数字 - 模拟转换，数字去加重和模拟​​滤波

时钟：

Master Clock
主时钟

MCLK必须是256X，384X或512倍所需的输入采样率在BRM，要么128倍或192X的

所需的输入采样率的人力资源管理。所述LRCK频率等于Fs的，频率在为哪些字

每个信道被输入到该设备。该MCLK到LRCK频率比是在自动检测

通过在一个单一的LRCK周期计数MCLK转换的数量的初始化序列。 内部

分频器被设置来产生正确的时钟。表1列出了几个标准的音频采样率和

所需要的MCLK和LRCK频率。请注意，没有必需的相位关系，但MCLK，

LRCK和SCLK必须是同步的。串行时钟

Serial Clock

串行时钟控制移位数据到输入数据缓冲器。该CS4334系列支持

外部和内部串行时钟产生模式。参阅图10-13为数据格式。
FGPA仿真波形