Verilog HDL基本结构行为描述

最新推荐文章于 2023-06-06 14:21:54 发布
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   问题提出数据选择器是一种可以从多个输入信号中选择一个信号作为输出的器件。最简单的电路为二选一。使用Veri log设计实现二选一数据选择器使用软件仿真验证代码的正确性并使用FPGA验证结果。
   1.实验电路原理图
   ![在这里插入图片描述](https://img-blog.csdnimg.cn/142fb23402a44f238df9cda4cfd0e621.jpg)
   2. 使用Quartus 8.0建立项目建立过程和注意事项见前两周的实验指导选择器件时随便指定一个。这里的项目名称为mux21。 切记项目保存路径和实验过程中新建的文件保存路都不要出现中文
   3.  项目建好后新建Veri log

选择“Fi le”——“New”——“Veri log HDLfi le”。输入以下代码
在这里插入图片描述
保存veri log文件并命名为mux21。上述方式为行为行描述方式。

  1. 编译项目。 “Processing”——“Start Compi lation”

  2. 功能仿真

编译通过后新建波形仿真文件 “Fi le”——“New”选择“Vector Waveform Fi le”如下图所示
在这里插入图片描述
6.接下来进行一下设置
在这里插入图片描述

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kuailemixian
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