weixin_45074094的博客

原创 【无标题】

学习目标：提示：这里可以添加学习目标例如： 一周掌握 Java 入门知识学习内容：提示：这里可以添加要学的内容例如：搭建 Java 开发环境掌握 Java 基本语法掌握条件语句掌握循环语句学习时间：提示：这里可以添加计划学习的时间例如：周一至周五晚上 7 点—晚上9点周六上午 9 点-上午 11 点周日下午 3 点-下午 6 点学习产出：提示：这里统计学习计划的总量例如： 技术笔记 2 遍 CSDN 技术博客 3 篇 习的 vlog 视频 1

原创 cds_linebuffer

cds

原创 RGB_TO_YUV

RGB_TO_YUV

原创 VCS使用

vcs使用

原创 Makefile的基本格式

makefile

原创 VGA显示

本设计为VGA接口的verilog驱动实现程序，设计以800*600像素为例显示一个静态图形：边框宽度为20像素的矩形边框和宽度为30像素的正方形区域。module vga( clk, rst_n, hsync, vsync, vga_r, vga_g, vga_b);input clk;input rst_n;output hsync;output vsync;output vga_r;output vga_g;output...

原创 4位呼吸灯

本工程使用 4 个 LED 灯---LED1~LED4，实现一个呼吸灯的功能。这 4 个灯具体的变化情况为： 第 1 个灯先是暗一秒，接着亮 1 秒后变暗；然后第 2 个灯暗 1 秒，接着亮 2 秒后变暗；然后第 3 个 灯依旧是暗 1 秒，接着亮 3 秒后变暗；最后是第 4 个灯暗 1 秒，亮 4 秒后变暗。至此一个循环结束， 之后按照规律循环往复。因此四个 LED 灯的具体功能要求为，隔 1 秒，亮 N 秒，N 的变化为：1， 2，3，4 秒，然后再次进入循环。mod...

原创 1位呼吸灯

本工程使用 1 个 LED 灯，实现一个闪烁灯的功能。工程的工作时钟为 50MHz，时钟周 期即 20ns。当 LED连接的管脚 AA4 输出低电平时，LED1 灯亮，输出高电平时，LED1 灯灭。具 体功能要求为：隔 1 秒，亮 N 秒。N 的变化为：1，2，3，……，9 秒，然后再次进入循环，module my_led( clk, rst_n, led);input clk;input rst_n;output led;reg ...

原创 scoreboard.sv

`ifndef SCOREBOARD_SV`define SCOREBOARD_SVclass scoreboard; mailbox mon2scb_mbx = new(); transaction tr; int tr_num; parameter ADDR_WIDTH = 16; parameter SRAM_ADDR_WIDTH = ADDR_WIDTH - 2; parameter SRAM_DE.

原创 monitor.sv

`ifndef MONITOR_SV`define MONITOR_SVclass monitor; virtual ahb_slv_if slv_if; mailbox mon2scb_mbx = new(); transaction tr; int tr_num; logic[31:0] haddr_ld; logic hwrite_ld; .

原创 driver.sv

`ifndef DRIVER_SV`define DRIVER_SVclass driver; transaction tr; mailbox gen2drv_mbx = new(); virtual ahb_slv_if slv_if; int tr_num; logic[31:0] hwdata_ld; extern function new(mailbox gen2d.

原创 always@(敏感列表)

敏感列表不完整：会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性分支语句不完整：将生成锁存器

原创 IIC通信

SDA空闲状态为高电平SDA只在SCL为低电平时改变数据SDA在SCL为高电平时跳变表示起始和结束：10：START 01：STOP传送格式：8位（数据）+ 1位（应答位）双向总线/串行半双工允许最多16B的连续读写操作...

原创 DC(Tcl脚本)

指定工艺库set search_path{xxx}set target_library{xxx.db}set link_library{*xxx.db}set symbol_library{xxx.sdb}读入设计文件read xxx.v时钟约束creat_clockset_clock_latencyset_clock_uncertaintyset_clock_transitionset_dont_touch_network {xxx}输入

原创 异步复位同步释放

module rst_syn( clk, rst_n_i, rst_n_o );input clk;input rst_n_i;output rst_n_o;reg rst_n_o_r;reg rst_n_o;always@(posedge clk or negedge rst_n_i)begin if(!rst_n_i)begin rst_n_o_r <= 1'b0; rst_n_o <= 1.

原创 pipeline.v【握手（valid打拍）/清除气泡】

module pipeline( clk, rst_n, valid_i, valid_o, ready_i, ready_o, data_i, data_o);input clk;input rst_n;input valid_i;input ready_i;input[7:0] data_i;output[7:0] data_o;output valid_o;output ready_o;.

原创 generator.sv

class generator; int tr_num; transaction tr; mailbox gen2drv_mbx; event data_gen; extern function new(int tr_num, mailbox gen2drv_mbx); extern function build(); extern task write32(); extern t.

原创 transaction.sv

class transaction; rand bit hsel; rand bit hwrite; rand bit hready; rand bit[1:0] htrans; rand bit[2:0] hburst; rand bit[2:0] hsize; rand bit[31:0] haddr; rand bit[31:0] hwdata; rand bit[31:0] h.

原创 伪双口RAM

module dual_ram#( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 8, parameter MEM_DEPTH = 256 )( clk, rst_n, cs_n, write_en_a, write_en_b, read_en_a, read_en_b, addr_a, addr_b, din_a, din_b, dout_a, dout_b );inp.

原创 AHB_SLAVE.V

module ahb_if( //ahb_signals hclk, hrst_n, hsel, hwrite, hready, htrans, hburst, hsize, haddr, hwdata, hrdata, //sram_signal bank0_csn, bank1_csn, write_en, sram_addr, sram_wdata, .

原创 单口RAM

module single_ram#( parameter )();endmodule

原创 interface.sv

interface ahb_if(input hclk);logic hrst_n;logic hclk;logic hsel;logic hready;logic hwrite;logic[1:0] htrans;logic[2:0] hburst;logic[2:0] hsize;logic[31:0] haddr;logic[31:0] hwdata;logic[31:0] hrdata;clocking .

原创 AHB时序图

简单传输等待传输

原创 竞争-冒险（组合逻辑）

竞争-冒险：各信号到达目标位置的时延不一样，两输入信号向相反方向跳变时引起的电路错误解决办法：1.使用滤波电容2.增加冗余项3.使用格雷码4.使用同步电路4

原创 奇数分频

module odd_div( clk, rst_n, select_div, clk_out);input clk;input rst_n;input[3:0] select_div;output clk_out;reg[3:0] cnt;reg clk_out_r1, clk_out_r2;//------------------------------//计数器//-----------.

原创 偶数分频

module even_div( clk, rst_n, select_div, clk_out);input clk;input rst_n;input[3:0] select_div;output clk_out;reg clk_out;reg[3:0] cnt;//-----------------------------//计数器//---------------------------a.

原创 异步FIFO

module asyn_fifo#( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 8, parameter MEM_DEPTH = 256)( clk_w, clk_r, rst_n, cs_n, write, din, dout, empty, full);input clk_w, clk_r;input rst_n;input cs_n;input write;input[D.

原创 同步FIFO

module syn_fifo#( parameter DATA_WIDTH = 8, parameter ADDR_WIDTH = 8, parameter MEM_DEPTH = 256;)( clk, rst_n, cs_n, write, din, dout, empty, full);input clk;input rst_n;input cs_n;input write;input[DATA_WIDTH-1:0] .

原创 无毛刺时钟切换

module glitch_free( clk1, clk2， rst_n, select, clk_out);input clk1;input clk2;input rst_n;input select;output clk_out;reg clk2_select_r1, clk2_select_r2;reg clk1_select_r1, clk1_select_r2;//-----------------------------.

原创 单bit跨时钟域（快到慢）

module fast_to_slow( clk_fast, clk_slow, rst_n, din, dout);input clk_fast;input clk_slow;input rst_n;input din;output dout;reg pluse;reg pluse_r1;reg pluse_r2;reg pluse_r3;//-------------------------------------.

原创 单bit跨时钟域（慢到快）

module slow_to_fast( clk_slow, clk_fast, rst_n, din, dout); input clk_slow; input clk_fast; input rst_n; input din; output dout; reg din_r1; reg din_r2; always@(posedge clk_fast or negedge rst_n).

原创 数字芯片流程

前端流程一`需求分析二`功能架构设计处理器架构：ARM RISC-V总线接口：AHB APB AXI软硬件功能划分三`RTL编码VIM四`功能仿真VCS modelsim五`逻辑综合Design Compiler(DC)六`静态时序分析Prime Time（PT）七`形式验证Formality后端流程一`D...

原创 MUX实现逻辑功能（反相器/与门/或门/与非门/或非门/异或门/同或门）

原创 MOS逻辑门（反相器/与门/或门/或非门/与非门）

原创 格雷码转换

module gray2bin #(parameter SIZE = 8)(input[SIZE-1 : 0] gray,output[SIZE-1 :0] bin);genvar i;genetatefor(i=0; i<SIZE; i=i+1)beginassign bin[i] = ^gray[SIZE-1:i];endendgenerateendmodulemodule bin2gray #(parameter SIZE = 8)