一、实验目的
采用modelsim集成开发环境利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。
二、实验原理
计数器是一种用来实现计数功能的时序部件计数器在数字系统中主要是对脉冲的个数进行计数 以实现测量、计数和控制的功能 同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成计数单元则由一系列具有存储信息功能的各类触发器构成这些触发器有RS触发器、 T触发器、 D触发器及JK触发器等。计数器在数字系统中应用广泛如在电子计算机的控制器中对指令地址进行计数 以便顺序取出下一条指令在运算器中作乘法、除法运算时记下加法、减法次数又如在数字仪器中对脉冲的计数等等。
三、实验步骤
1、新建工程
2、新建一个VHDL项目文件。
打开QuartusII选择菜单“File” “New” 在New窗中的“ DesignFiles” 中选择编译文件的语言类型选“VHDL File” 如图所示 。图1. 1.6选择编辑文件的语言类型。
2然后在VHDL文本编译窗中键入VHDL程序。 VHDL语言的程序代码如下图所示
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Verilog四位全加器
最新推荐文章于 2024-08-04 14:57:25 发布
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