FPGA
LacyExsale
这个作者很懒,什么都没留下…
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基于FPGA的DDS设计(二)
在DDS设计中,如果相位累加器每个时钟周期累加1,就会输出频率为195.313KHz的波形。如果每个时钟周期累加2,就会输出频率为2*195.313KHz的波形·······,如果每两个时钟周期累加1,就会输出195.313/2KHz的波形······,如果按照这样来设计话,不太方便并且输出波形的频率是不连续的,只能输出一些特殊的频率。 首先我们可以一起考虑一个问题,如果我们想要得到一个累加数字0~9,但是想要每次累加的数字有可能是整数也有可能是小数,那么此时整个计算又不让出现小数,应该怎...转载 2020-08-03 18:19:33 · 411 阅读 · 0 评论 -
基于FPGA的DDS设计(一)
最近在学习基于FPGA的DDS设计,借此机会把学习过程记录下来,当作自己的学习笔记也希望能够帮助到学习DDS的小伙伴。 DDS(Direct Digital Synthesizer)直接数字合成器,这是直译过来的名字。设计人员一般把它叫做信号发生器,用它来产生一些数字意义上的波形。它的意义还是挺大的,例如我们学习滤波器,就需要一个高低频率叠加的波形,现时生活中到处都是,可以在设计中,怎么能做出这样的波形呢?学习各种载波调制,需要将信息加载到载波上,而载波也一般都是一定频率的正弦波。DDS就...转载 2020-08-03 18:14:36 · 822 阅读 · 0 评论 -
使用PLL进行led的简单控制时,仿真波形显示不正常
使用PLL进行led的简单控制时,仿真波形显示不正常一、问题代码1、下图是激励文件中对复位信号的初始化,采用异步复位方式2、下图是在顶层文件中对pll进行例化,areset是创建IP核时生成的用于对pll初始化的信号(后面解释,这个是关键)3、生成的错误波形二、错误原因分析1、关于areset和deassert2、分析三、解决方案四、关于考虑过的另一种改法一、问题代码1、下图是激励文件中对复位信号的初始化,采用异步复位方式2、下图是在顶层文件中对pll进行例化,areset是创建IP核时生成的用于对原创 2020-07-22 19:34:30 · 1050 阅读 · 0 评论