《VHDL数字系统设计与应用》在校课程记录——实验三：基本组合逻辑电路的 VHDL 模型

一、新建工程

二、新建 VHDL 文件：

1、新建 VHDL File：

2、保存文件

注意：文件名必须和实体名一样

三、编写程序：

1、可以插入 VHDL 程序模板：

或者右击选择Insert Template打开：

2、编写程序：

如二选一数据选择器：

library ieee;
use ieee.std_logic_1164.all;

entity mux2_1 is
	port 
	(
		a,b,s	:	in	bit;
		y		:	out	bit
	);

end entity;

architecture rtl of mux2_1 is

begin
	y<=(a and (not s)) or (b and s);
end rtl;

注意文件名必须和实体名一样

3、文件置顶，文件编译

四、波形仿真：

1、新建Vector Waveform File文件

2、保存文件

3、设置端口

4、仿真：

五、拓展：

按照以上方法，编写出以下电路图：

• 1 位全加器
• 4 选 1 多路选择器
• 4 位全加器