高云modelsim仿真-使用高云IP核版

最新推荐文章于 2025-08-22 13:53:56 发布
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#fpga开发

本文指导读者如何将gw1n文件复制到Modelsim中创建的prim_sim库，包括编译prim_sim.v文件，设置IP库和TB文件，以及解决可能出现的错误。

主要是跟着PPT做
在这里插入图片描述
找到gw1n文件后将其复制到modelsim中新建的文件夹，然后在modelsim中新建library，命名为prim_sim，第4步就是编译文件（compile，并选择高云安装目录下的prim_sim.v文件）使它不再为一个empty的库。成功的结果如下图所示：
在这里插入图片描述
然后start simulation，这步如果调用了IP要注意添加库，如下图所示。并在design中选择对应的tb文件。
在这里插入图片描述
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第二个框可以取消，不然有时候会报错。（博主此时并不明白这个框有什么用 如果后续知道了再补充

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在高云FPGA开发中，使用ModelSim进行仿真是验证设计功能的重要步骤。通过仿真可以提前发现逻辑错误、优化代码结构，并为后续的硬件调试提供参考依据。以下是以高云FPGA为例，在ModelSim中进行仿真的基本流程和关键操作。 ### 新建ModelSim仿真工程 首先，需要为仿真建立一个独立的工作目录，例如`sim_gowin`，以避免与其他项目文件混淆。在ModelSim中，选择菜单栏中的**File → Change Directory**，将当前工作路径切换到新建的文件夹。接着，在该目录下创建一个新的ModelSim工程，保持默认库名`work`不变，以便于管理仿真过程中的编译文件[^2]。 ### 编写Verilog代码与Testbench文件 在开始仿真之前，需确保已经编写好目标模块的Verilog代码以及对应的测试激励文件（Testbench）。例如，对于一个简单的LED闪烁模块，其Verilog代码如下： ```verilog module led_blink( input clk, output reg led ); reg [24:0] counter; always @(posedge clk) begin if (counter == 25'd10000000) begin led <= ~led; counter <= 0; end else begin counter <= counter + 1; end end endmodule ``` 对应的Testbench文件如下： ```verilog module tb_led_blink; reg clk; wire led; led_blink uut ( .clk(clk), .led(led) ); initial begin clk = 0; forever #5 clk = ~clk; // 10ns周期时钟 end initial begin #1000 $finish; end endmodule ``` ### 添加仿真文件并编译 在ModelSim中，点击**File → New → Source File**，依次添加Verilog源文件和Testbench文件。如果设计中使用了IP核（如PLL），还需添加相应的IP核仿真文件。完成文件添加后，选择**Compile → Compile All**进行编译。若无报错，则表示编译成功[^4]。 ### 启动仿真并查看波形 点击**Simulate → Start Simulation**，在弹出的窗口中选择包含已编译文件的库（默认为`work`），然后在**Design**选项卡中选择测试平台模块（如`tb_led_blink`）。点击**OK**启动仿真器。随后，可以在Wave窗口中添加信号，运行仿真并观察波形变化，以验证设计的功能是否符合预期[^4]。 ### 使用Tcl脚本自动化仿真流程 为了提高效率，可以通过编写Tcl脚本来自动化上述仿真流程。例如，以下是一个用于启动仿真的简单Tcl脚本： ```tcl vlib work vlog -work work *.v vsim -t 1ps -lib work tb_led_blink add wave * run 1000ns ``` 运行该脚本后，ModelSim会自动完成库的创建、文件的编译、仿真启动、波形添加及仿真运行等步骤[^3]。
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