通信算法之七十二：Fpga仿真通信算法，如何加速。vcs更快

《如何加速Modelsim仿真时间》

   首先，需要说明的是，Modelsim仿真时间长短，也有电脑配置有关，i7+16G的配置其实也就10分钟左右 ,i5+8G的配置就是1小时多。

   其次，就是在仿真平台上下功夫：

   方法一：修改代码仿真精度，精度越高，Modelsim效率越低。1n/1ps 修改为 1n/1ns 速度可提升一倍。

   方法二：减少层次结构，减少波形信号的显示。特别是输出的数据文件，能减少就减少。

   方法三：在不影响功能的前提下，降低测试的图像分辨率，或者一些计数器适当缩短计数，都可以达到提速的目的。

   方法四：当文件仿真系统有大量文件时，修改某个Module的信号，增量编译可以节省时间，verilog ：vlog -incr  vhdl：vcom -incr

   方法五：减少IP的调用，比如我的这个慢的主要原因就是调用时钟IP的原因；这里两个时钟都可以在testbench 生成，大大减少了仿真时间，又回到了几分钟。