LPDDR4 layout instruction

1. 选择合适的cross section（影响布局、布线、阻抗、EMC、电源性能等等）。
2. 建议所有的 DQ nets 在同一层走线，DQ nets 在换层时，建议在 DQ nets 旁边就近放置 GND vias ，以获得良好的屏蔽效果，并保持恒定的阻抗。保持每个信号布线使用的vias尽量少，尽量不超过2个。对紧密相关的信号(例如，DQ、DM和差分对)，vias数量保持相同。通常，最好只有在布线的开始和结束时才有任何需要的vias。
3. 不要跨电源平面或地平面的分割布线，电源平面和地平面上的vias周围不要聚集挖空。
4. 尽量保持阻抗连续。当速率为2667MT/s时，推荐单端信号为42ohm，速率为3200MT/s时，推荐单端信号为40ohm，推荐差分信号为80ohm，精度都是±10%。具体以所用芯片datasheet为准。
5. 信号间距必须至少是到各自参考平面的距离的2倍，以限制串扰的影响。如果是微带线，则3倍以上。如果是带状线，可以是1.5或2倍以上。不同group之间的距离和与差分信号的距离最好保持在至少3倍。与参考平面的边缘保持足够的距离。走线越长，间距应越大。最好在表层传输CLK信号，不用vias，并与其他信号保持5W的间隔。
6. 最大布线长度主要依赖于布线拓扑结构、发射机驱动强度、终端等。
7. 为方便走线，有的控制芯片支持Pin Swap 及 Byte Swap，具体以所用芯片datasheet为准。注意修改后需要对应修改软件配置。
8. 电源平面和地平面的阻抗尽量低，可通过PDN仿真得到不同频率下的阻抗，控制在相应的datasheet要求的spec范围内。
9. CA、CKE、CS及DQS和CLK的 propagation delay 相同，DQ和同组的DQS、DM的 propagation delay 相同，需考虑vias长度和芯片内部邦定线的长度。具体精度以所用芯片datasheet为准。