手把手教学:AD09制作BOM及小技巧

BOM(Bill of Material)物料清单,是以数据格式来描述产品结构的文件,即生产一件产品所需的子零件及其产品中零件数量的完全组合。这里生成BOM表用作对你制作的pcb板进行成本预估和制作生产资料文件。同时也是样品制作时,核对样品焊制是否正确的依据。下面给大家介绍制作BOM的以及几个小技巧,可以让BOM更好用。
第一步,打开一份画好的原理图,选择reports下拉菜单中Bill of materials。

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 第二步:点击Export,将BOM的EXCEL文件保存到自己喜欢的文件夹下面。

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 第三步:对导出的BOM按公司格式进行调整。

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 (小技巧)在原理图元器件的属性表(选中元器件,双击左键)Component Properties对话框中根据实际用的封装形式,主要区分是直插元器件还是贴片元器件,案例中是直插元器件,因此在Description增加直插的描述。若用的是贴片元器件,则在Descrition中增加贴片描述。将原理图中的所有元器件都按这种方式处理。只要出来第一份模板图后,后续再用就直接复制。

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 在导出的EXCEL表格,将元器件全部选中,选择排序和筛选下拉菜单中的自定义排序。

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 主要关键字选择Description,次要关键字选择Designator,再点击确定。

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 EXCEL自动将贴片与直插元器件分开,并按元器件类型自动排序。若不增加贴片和直插描述,就得每次制作BOM时,手动在EXCEL里一个个加重复工作。若在元器件里增加后,便可重复利用,高效。

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手把手课堂: Xilinx FPGA设计时序约束指南 Xilinx FPGA设计时序约束指南是一份详细的技术指南,旨在帮助设计人员在Xilinx FPGA的设计过程中正确地应用时序约束。该指南提供了关于时序约束的基础知识和最佳实践,并详细介绍了如何使用Xilinx工具来设置和验证时序约束。 在设计FPGA时,时序约束对于确保电路操作的正确性和可靠性至关重要。时序约束指定了电路中不同信号之间的时序关系,例如时钟和数据信号之间的关系。通过正确地设置时序约束,可以确保电路在特定的时钟频率下工作正常,并且可以防止出现时序冲突和故障。 Xilinx FPGA设计时序约束指南首先介绍了时序约束的基本概念,包括时钟信号和数据路径的相关术语和特性。然后,指南详细解释了如何使用Xilinx工具(如Vivado)来设置时序约束,包括使用基于约束文件的约束方法和使用基于时序推导的约束方法。通过这些方法,设计人员可以根据设计需求和时序规范准确地定义时序约束。 此外,该指南还介绍了如何验证时序约束的正确性。通过使用Xilinx工具提供的时序分析功能,设计人员可以分析和优化电路的时序性能,确保设计满足指定的时序要求。指南还提供了一系列实际的案例研究和常见问题解答,帮助设计人员更好地理解和应用时序约束。 综上所述,Xilinx FPGA设计时序约束指南是设计人员在进行FPGA设计时的重要参考资料。通过使用该指南提供的指导和实践经验,设计人员可以更好地应用时序约束,确保电路的时序性能和可靠性,提高FPGA设计的成功率和效率。

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