基于FPGA的7人表决器设计VHDL代码Quartus仿真

hudezaiwu

于 2024-05-13 18:48:22 发布

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文章标签： fpga开发

本文链接：https://blog.csdn.net/xiakunpei123/article/details/138814927

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名称：基于FPGA的7人表决器设计VHDL代码Quartus仿真（文末获取0

软件：Quartus

语言：VHDL

代码功能：

7人表决器

1、具有复位控制按键

2、具有7个表决控制按键

3、具有表决结果指示灯，高电平表示通过，低电平表示不通过

4、若赞同人数大于3，则表决通过，led灯亮

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--7人表决器
ENTITY biaojueqi IS
   PORT (
      clk    : IN STD_LOGIC;
      reset  : IN STD_LOGIC;
--表决按键0~6
      key_0  : IN STD_LOGIC;
      key_1  : IN STD_LOGIC;
      key_2  : IN STD_LOGIC;
      key_3  : IN STD_LOGIC;
      key_4  : IN STD_LOGIC;
      key_5  : IN STD_LOGIC;
      key_6  : IN STD_LOGIC;
      
      LED    : OUT STD_LOGIC--表决结果指示灯，高电平表示通过，低电平表示不通过
   );
END biaojueqi;
ARCHITECTURE trans OF biaojueqi IS
   SIGNAL cnt_0      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_1      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_2      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_3      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_4      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_5      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_6      : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
   SIGNAL cnt_tongyi : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN
         IF (reset = '1') THEN
            cnt_0 <= "0000";
         ELSE
            IF (key_0 = '1') THEN
               cnt_0 <= "0001";
            ELSE
               cnt_0 <= "0000";
            END IF;
         END IF;
      END IF;
   END PROCESS;
   
   
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN
         IF (reset = '1') THEN
            cnt_1 <= "0000";
         ELSE
            IF (key_1 = '1') THEN
               cnt_1 <= "0001";
            ELSE
               cnt_1 <= "0000";
            END IF;
         END IF;
      END IF;
   END PROCESS;
   
   
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN
         IF (reset = '1') THEN
            cnt_2 <= "0000";
         ELSE
            IF (key_2 = '1') THEN
               cnt_2 <= "0001";
            ELSE
               cnt_2 <= "0000";
            END IF;
         END IF;
      END IF;
   END PROCESS;
   
   
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN
         IF (reset = '1') THEN
            cnt_3 <= "0000";
         ELSE
            IF (key_3 = '1') THEN
               cnt_3 <= "0001";
            ELSE
               cnt_3 <= "0000";
            END IF;
         END IF;
      END IF;
   END PROCESS;
   
   
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN
         IF (reset = '1') THEN
            cnt_4 <= "0000";
         ELSE
            IF (key_4 = '1') THEN
               cnt_4 <= "0001";
            ELSE
               cnt_4 <= "0000";
            END IF;
         END IF;
      END IF;
   END PROCESS;