数字IC笔试题目总结学习

数字IC笔试题目总结学习

根据电路写出对应verilog

D触发器在clk上升沿到来时，Q=D。
在做这道题目是，我对于反馈哪里一直不理解。其实主要是观测D触发器输入端D的情况。
在这个题目中D有两个输入，分别为A和B。再看反馈哪里，当B被选择输出时，其实Q端输出通过反馈输出不变。因此代码可以写为

always @(posedge clk or negedge reset)begin
 if(!reset)
  b <= 1'b0;
 else if(ctrl)    //当ctrl为1时 输出为c
  b <= c;
 else if(ctrl==1'b0)
  b <= b;        //当ctrl为0时，输出保持不变
 end

2、同步复位和异步复位

（1）什么是同步复位和异步复位

同步复位：复位信号产生后，只有在时钟上升沿到来时系统才进行复位
异步复位：不考虑时钟信号的影响，当复位信号产生后系统立马进行复位

（2）同步复位和异步复位的优缺点
同步复位：
优点

有利于仿真器仿真
可以使所设计的系统成为100%的同步时序电路，有利于时序分析，而且可以综合出较高的Fmax
由于只在时钟有效电平到来时才有效，所以有利于滤除高于时钟频率的复位毛刺

缺点

复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位，同时还要考虑诸如：cell skew、组合逻辑路径延时、复位延时等因素（所以复位信号有时需要脉冲展宽，用于保证时钟有效期间有足够的的复位宽度）

异步复位：
优点：

大多数目标器件库的 DFF 都有异步复位端口，那么该触发器的复位端口就不需要额外的组合逻辑，这样就可以节省资源；
设计相对简单；
异步复位信号识别方便（电路在任何情况下都能复位而不管是否有时钟出现）。

缺点：

  最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态（此时 clk 检测到的 rst_n 的状态就会是一个亚稳态，即是0是1是不确定的），从而导致复位失败。
  可能因为噪声或者毛刺造成虚假复位信号（比如以前的游戏机玩到一半突然复位）（注意：时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题）；
  静态定时分析比较困难。
  对于 DFT (Design For Test可测性设计)设计，如果复位信号不是直接来自于 I/O 引脚，在 DFT 扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路。

总结：推荐使用异步复位、同步释放的方式，并且复位信号为低电平有效。

3、数字电路设计中关键词描述

（1）Combination logic:

数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。

（2）gray code

在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码

（3）metastability

亚稳态是指在设计的正常运行过程中，信号在一定时间内不能达到稳定的0或者1的现象

（4）lookup latch

（5）setup

setup time是指在时钟有效沿之前，数据输入端信号必须保持稳定的最短时间

（6）static power

静态功耗是指一个电路维持在一个或另一个逻辑状态时所需的功率

（7）logic synthesis

利用工具将RTL代码转换为门级网表的过程叫做逻辑综合

（8）time borrow

Timing Borrow技术又称为cycle stealing技术，主要是利用latch的电平敏感特性，通过有效电平获取数据，通过无效电平保持被锁存的数据，主要用于解决路径时序不满足电路要求的情况。

（9）power gating

电源门控是指芯片中某个区域的供电电源被关掉，即该区域内的逻辑电路的供电电源断开

（10）process variation（工艺制造过程的偏差）

工艺偏差，指的是芯片在生产过程中引入的偏差，可以分为全局工艺偏差，局部工艺偏差