liuhandd的博客

ZCU102 ZYNQ MPSoC IP设置与说明笔记

FPGA中尽量使用高有效的复位信号，采用异步复位同步释放的方式，并且要将复位信号局部化，避免使用高扇出的全局复位。至于驱动多少逻辑单元算过多，需要根据工艺，后端实现情况以及芯片本身类型来决定。...

VNC (Virtual Network Console)是虚拟网络控制台的缩写。它是一款优秀的远程控制工具软件，由著名的 AT&T 的欧洲研究实验室开发的。

从FPGA的设计，仿真，综合，布局布线，嵌入式开发，烧录固化过程中的一系列文件后缀

笔记将要产生网表的模块设置为顶层设置参数 可以选择rebuilt也可以选择full ，full不会展示你设置为顶层模块的内部层次结构，rebuilt会more options 写下-no_iobuf注意 " - "Run Synthesis 完成后打开 Open Synthesized Design在Tcl Console内输入windows下write_edif E:/usb1_core_top.edf生成edf文件，在win下最好添加路径，不然就保存到默认路径下了w

Synplify提供了相较于Vivado更先进和高效的综合算法。可以适配目前主流的芯片综合出的网表。

1. 前言输入序列检测，主要包括两种方法状态机法序列缓存对比法牛客网上有Verilog编程的题可以刷，刷了以后将笔记统一到一篇博客上来。题目链接：牛客网Verilog刷题2. 例题12.1 题目请编写一个序列检测模块，检测输入信号a是否满足01110001序列，当信号满足该序列，给出指示信号match。模块的接口信号图如下：模块的时序图如下：2.2 解题思路2.3 代码2.3.1 序列缓冲对比法`timescale 1ns/1nsmodule sequence_dete

工程结构如下选择如下标志，框住需要封装的模块框住后可以进行选择，点击OK在变成橙色的模块上鼠标右键，选择Create Hierarchy。可以修改自己想要的名字完成后变成一个深蓝色的模块可以点击左上角的+号，将其展开。注意封装的时候最好不好把MicroBlaze的东西包进去了，可能会出错...

width=10;%数据宽度%y=dec2bin(y,10);%y=str2num(y);fid=fopen('D:\Project\Matlab_Prj\prj4_bishe\tsdata1.coe','w');%文件保存的位置fprintf(fid,'%s\n','memory_initialization_radix=10;');fprintf(fid,'%s\n','memory_initialization_vector=');%for i=1:2fprintf(fid,'%3d,\

说在前面本人也是一个学习FPGA的小白，在学习FPGA走了不少弯路，想分享给大家一些学习FPGA的心得，大家一起交流学习嘛。有志同道合的朋友可以加我Q:1391783671.本文是很白话的文章，不要嫌弃。FPGA是什么？FPGA的全称是（Field Programmable Gate Array），中文翻译过来是现场可编程逻辑门阵列。这里名称很好的诠释了FPGA的定义。1.首先最最重要...