vivado生成edf网表文件指令

笔记

1. 将要产生网表的模块设置为顶层
   
2. 设置参数 可以选择rebuilt也可以选择full ，full不会展示你设置为顶层模块的内部层次结构，rebuilt会
3. more options 写下

-no_iobuf

注意 " - "

4. Run Synthesis 完成后打开 Open Synthesized Design
5. 在Tcl Console内输入

windows下

write_edif E:/usb1_core_top.edf

生成edf文件，在win下最好添加路径，不然就保存到默认路径下了

write_verilog -mode synth_stub E:/usb1_core_top.v

生成.v的头文件，注意“ - ”！

linux下 省略路径直接保存在本地工程路径下

6. 导入 ：像添加设计文件一样添加即可 Add Source