Synplify参考资料整理

前言

Synplify、Synplify Pro和Synplify Premier是Synplicity（Synopsys公司于2008年收购了Synplicity公司）公司提供的专门针对FPGA和CPLD实现的逻辑综合工具,Synplicity的工具涵盖了可编程逻辑器件（FPGAs、PLDs和CPLDs）的综合，验证，调试，物理综合及原型验证等领域。 --百度百科

Synplify提供了相较于Vivado更先进和高效的综合算法。可以适配目前主流的芯片综合出的网表。然后重新应用到Vivado开发中。

有三种方式使用Synplify（pro & premier同理）

1. GUI操作
2. 运行.prj文件
3. 运行tcl脚本

参考博客

1. Synplify基础操作-Thomas
2. Synplify使用(转)-chanon
3. Vivado与Synplify联合设计FPGA-Reshaker
4. Synplify笔记
5. FPGA linux Synplify综合工程的环境搭建-gdboyi
6. Synplify实例-时光易逝
7. Synplify视频教程

Tips

Vivado如何导出网表和导入网表Vivado生成网表文件-yundanfengqing_nuc

参考代码

#-- Synplicity, Inc.
#-- Version Synplify Pro 8.8
 
#create a new project
project -new top.prj         #工程名命名为top
 
#add_file options
add_file -verilog "filelist.v"
add_file -fpga_constraint "top.fdc"
 
#implementation: "rev_1"
impl -add rev_1 -type fpga
 
#device options,本设计中使用的xilinx的K7系列
set_option -technology Kintex7
set_option -part XC7K410T
set_option -package FFG900
set_option -speed_grade -2L
set_option -part_companion ""
 
#compilation/mapping options
set_option -use_fsm_explorer 1
set_option -top_module "hello"  #顶层模块
 
#map options
set_option -frequency 50.000000  #外部晶振
set_option -auto_constrain_io 1
set_option -resolve_multiple_driver 1
set_option -srs_instrumentation 1
set_option -RWCheckOnRam 0
set_option -run_prop_extract 0
set_option -maxfan 10000
set_option -disable_io_insertion 0
set_option -pipe 1
set_option -update_models_cp 0
set_option -verification_mode 0
set_option -retiming 1
set_option -no_sequential_opt 0
set_option -fix_gated_and_generated_clocks 1
set_option -enable_prepacking 1
set_option -use_vivado 1         #指定布局布线的工具，本设计中指定vivado
 
# sequential_optimization_options
set_option -symbolic_fsm_compiler 1
 
# Compiler Options
set_option -compiler_compatible 0
set_option -resource_sharing 1
set_option -multi_file_compilation_unit 1
 
#automatic place and route (vendor) options
set_option -write_apr_constraint 1
 
#implementation attributes
set_option -vlog_std v2001
set_option -num_critical_paths 10
set_option -num_startend_points 10
set_option -project_relative_includes 1
set_option -hdl_define -set FPGA
 
set_option -include_path "./hdl/"    #设置源码路径
 
#simulation options
set_option -write_verilog 1
set_option -write_vhdl 0
 
#VIF options
set_option -write_vif 0
 
#set result format/file last
project -result_file "top.edf"
project -log_file "top.log"
 
#save run and close project
project -save top.prj
project -run
project -close top.prj