编写Verilog的几条经验

1、编写接口时，如果uut（底层模块）的两个（或以上）控制寄存器的有效位总和小于等于数据总线的位宽，可以将控制寄存器合并。

比如数据总线位宽为32位，uut有两个指令寄存器：cmd_mod(模式控制寄存器)、cmd_wr(读写控制寄存器)。这两个寄存器的有效位都是四位。那么编写接口时，可以将二者合并为一个。既省地址空间，又可实现同时赋值（我认为地址不同的两个寄存器是不能同时赋值的，至少相隔一个时钟，同一时钟内对地址总线赋值两次的话前一次的值会被覆盖掉）。代码举例：

if(wb_write) 
  begin
    case(wb_adr_i[6:2])
      5'h1: begin   //cmd_mod
	    cmd_mod[3:0] <= wb_dat_i[3:0];
 	    end
      5'h2: begin   //cmd_wr
	    cmd_wr[3:0] <= wb_dat_i[3:0];
	    end
    endcase
  end

可以写成：

if(wb_write) 
  begin
    case(wb_adr_i[6:2])
      5'h1: begin   //cmd
	    cmd[7:0] <= wb_dat_i[7:0];//cmd[7:0] = {cmd_mod[3:0], cmd_wr[3:0]}
            end
    endcase
  end

2、写testbench时，在一个时钟周期内对同一个变量进行两次赋值肯定有一次要被冲掉。比如"a=b; a=c;"中“a=b;”马上就被冲掉了，即便是非阻塞赋值也肯定要冲掉其中一个，具体是哪一个取决于编译环境。可改成"a=b; @(posedge clk); a=c;"这样隔一个时钟就不会被冲掉了。@(posedge clk); 语句是不可综合的，仅表示一个时钟的延时。