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RSS订阅原创 PCIe -- 4.2.1 8b/10b Encoding for 2.5 GT/s and 5.0 GT/s Data Rates总结汇报 TODO
8b/10b 编码（适用于 2.5 GT/s 和 5.0 GT/s）基本概念：8b/10b 编码将 8 位数据转换为 10 位符号，以提高传输可靠性（DC 平衡、时钟恢复）。基于 ANSI X3.230-1994 / IEEE 802.3z 标准。8 位数据拆分为 3 位（FGH→fghj）和 5 位（ABCDE→abcdei），映射为 10 位符号。特殊符号（K 码）：用于链路管理、数据包定帧（如 COM、STP、SDP、END、EDB）。
2025-05-26 10:38:32
770
原创 PCIe -- 4.2.1 8b/10b Encoding for 2.5 GT/s and 5.0 GT/s Data Rates 译文
8b/10b编码方案(8b/10b encoding scheme)提供了与表示字符(Characters)的数据符号(Data Symbols)不同的特殊符号(Special Symbols)。启用Flit模式(Flit Mode)时，数据流的每个符号（字节）仍采用8b/10b编码，但无需前述定帧机制。此时必须传输空闲数据(idle data)，即数据字节0（00h），按照第4.2.1.3节的加扰规则和第4.2.1.1节的8b/10b编码规则处理，与TLP和DLLP数据符号的加扰和编码方式相同。
2025-05-26 10:37:31
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原创 学习第一遍 -- 第一章：SoC设计绪论
小规模集成电路（SSI，Small-Scale Integration，12个晶体管）；中规模集成电路（MSI，Medium-Scale Integration，100~1000个晶体管）；大规模集成电路（LSI，Large-Scale Integration，1000~100_000个晶体管）；超大规模集成电路（VLSI，Very Large-Scale Integration，15万个晶体管）；
2025-05-13 21:41:07
1070
原创 CXL -- 1.0 Introduction 译文
本文档的信息适用于，设计或构建与Compute Express Link (CXL)或Flex Bus相关的硬件或软件的人员。
2024-12-04 14:36:37
909
原创 本专题大纲
《绿⽪书》第⼀章：验证导论;《验证漫游指南》第⼀章：芯⽚验证全视;第⼆章：验证的策略;第三章：验证的⽅法;第四章：验证的计划;第五章：验证的管理《Verification Methodology Manual for SystemVerilog》第⼆章：Verification Planning《UVM实战》第⼀章：与UVM的第⼀次接触
2024-09-16 00:12:12
315
原创 本专题大纲
《绿⽪书》第四章&第⼗⼀章；《UVM实战》第⼆章&第七章；《验证漫游指南》第6&14章；《Practical UVM Step By Step》SOC；《SytemVerilog Assertions应⽤指南》第3～7章；《ASIC/SoC Functional Design Verification》第16章《Advanced Verfication Topics》第4.7节&第2&3章。
2024-09-16 00:07:35
341
原创 总结V0: 《绿⽪书-汉》第⼀章：验证导论
覆盖率驱动的验证”：随着功能覆盖率逐渐接近极限，需要改变测试，以期能找出新的方法去达到那些尚未被覆盖的区域。一个代码块对于来自同一接口的所有可能激励也许都能正常工作，但如果同时面对多个输入，隐蔽的漏洞可能就会出现。基本的OOP+如何创建一个对象并使对象里面包含事务处理器所需要的子程序和数据 （第5章中）验证RTL时找不到BUG的最常见的原因：没有尝试足够多的不同配置。在尝试使用不当的命令去激励硬件的同时，也应该注意捕捉出现的问题。使用受约束的随机时延有助于捕捉协议上的漏洞。
2024-06-21 00:44:08
704
原创 PCIe -- 4.1 Introduction & 4.2.0 Logical Sub-block总结汇报
logical sub-block：logical sub-block and electrical sub-block coordinate：state of each Transceiver through a status and control register interface or functional equivalentthree types of encoding：two Data Stream modes：encoding type is independent to Data Str
2024-04-17 14:58:25
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原创 4.2.1 8b/10b Encoding for 2.5 GT/s and 5.0 GT/s Data Rates 译文
无论它们是如何实现的，LFSR都必须以Lane-by-Lane为基础与数据交互，就好像该Link中的每个Lane都有一个单独的LFSR一样。空闲数据必须由数据字节0 (00h)组成，根据§§4.2.1.3的规则进行加扰，并根据§§4.2.1.1的规则进行8b/10b编码，与TLP和DLLP数据符号进行加密和编码的方式相同。如果在不正确的运行不一致型对应的列中发现接收到的符号，或者如果该符号不对应于任何一列，则物理层必须通知数据链路层接收到的符号无效。有效的8b/10b码的符号表见附录b。
2024-03-23 21:58:04
964
原创 PCIe -- 4.1 Introduction & 4.2.0 Logical Sub-block 译文
物理层将事务层和数据链路层与用于链路数据交换的信令技术隔离开来。物理层分为逻辑子块和电气子块（见图 4-1）。
2024-03-23 20:25:06
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原创 PCIE 6.1：8.6 Refclk Specifications 原文+译文
请注意，除了32.0 GT/s和64.0 GT/s参考时钟抖动外，Refclk信号被测试成一个负载，该负载代表在PCIe设备的Refclk输入引脚处出现的系列(打开)终端。对于32.0 GT/s和64.0 GT/s，使用示波器测量参考时钟抖动，并使用无通道的50欧姆终端对参考时钟进行测试。2.5 GT/s的Refclk参数从CEM规范移到了本规范中，因此所有数据速率(2.5、5.0、8.0、16.0、32.0和64.0 GT/s)的Refclk参数现在都包含在本节中。
2024-02-24 20:58:50
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原创 PCIE 6.1：4.3 Retimers 译文
两个重定时器的限制，是基于多方面的考虑，最明显的是修改SKP有序集的限制和在均衡过程的第2/3阶段花费的时间限制。如果Retimer配置为支持Execution mode Follower Loopback、并且如果任何一个伪端口上的任何Lane接收到两个连续的Loopback bit设置为1的TS1有序集或两个连续的Loopback bit设置为1的TS2有序集，则Retimer进入Execution mode Follower Loopback，并遵循4.3.7.3节。参考时钟必须满足§8.6的要求。
2024-02-22 19:12:47
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翻译 4.3.7.2 Link Equalization Rules 原文+译文
当下行伪端口想要调节上行端口的发送端时，上行端口处于Phase1时（下行端口）从两个连续的TS0/TS1中收到的LF和FS必须存下来，以备在Phase3期间使用。如果上行伪端口想要调节下行端口的发送端，则在下行端口处于Phase1时收到的两个连续的TS1中LF和FS值、必须存下来，以备在Phase2期间使用。当链路上的上行端口和下行端口处于协商进入均衡过程的Phase2时，遵循4.3.5节描述的切到Execution mode的过程来进入这个模式。
2024-01-29 17:56:45
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原创 EQ相关的专题——滤波器
本文是在学习PCIE的EQ时，发现自己对滤波器的原理不够理解，而在学习了网上找的大佬文章后自己的整理，在此再次感谢文章引用的文章，以表明来源，如有侵权请联系删除。
2024-01-28 15:41:39
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原创 [equalization] EQ from PCISIG
从PCISIG上学习equalization的系列文章，包括自己的理解整理、原文及译文
2024-01-10 10:50:36
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原创 ＜SystemVerilog for Verification＞《绿皮书》 第5章 面向对象编程基础 TODO
在SystemVerilog中，可以把class定义在program、module、package中，或者在这些块之外的任何地方。建议：使用SystemVerilog的包（package），将一组相关的类和类型定义捆绑在一起。
2024-01-09 23:19:41
548
原创 [小结] Electrical Idle (EI) in PCIE 6.1
【代码】[小结] Electrical Idle (EI) in PCIE 6.1。
2024-01-09 23:06:33
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翻译 4.2.7.4.2 Recovery.Equalization译文
如果是从Recovery.RcvrLock进入此状态，发送端在所有配置的Lanes上发送TS0或TS1，如表4-51所示，其中使用离开Configuration后设置的相同Link和Lane号。接收方必须只有当它在该通道中获得块对齐后、才会认为接收了任何TS1或TS0有序集。lane必须发送正确类型的有序集(TS0 vs TS1)，并检查正确有序集(TS0 vs TS1)的接收，根据§表4-51，在Recovery.Equalization中任何提及TS0/TS1的地方。
2024-01-09 19:23:45
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原创 在cmd中切换到指定目录
注：在学习java时，需要切换目录以利用文本编辑器和JDK实现程序运行时遇到的问题。问题：使用C:\Users\流年>cd D:\EditPlus\java_from_zero无法切换到指定目录解决方法： C:\Users\流年>D: D:\>cd EditPlus D:\EditPlus>cd java_from_zero D:\EditPlus\...
2020-04-25 17:00:21
2596
原创 在CMD中键入javac显示 javac不是内部或者外部命令，但是键入java却显示正常
安装好JDK后，发现使用java命令没有问题，但是javac却会提示不是内部或外部命令。解决方法：(1)新建->变量名"JAVA_HOME"，变量值"D:\Java\jdk1.8.0_05"（即JDK的安装路径）(2)编辑->变量名"Path"，在原变量值的最后面加上“;%JAVA_HOME%\bin;%JAVA_HOME%\jre\bin”(3)新建->变量名“CLAS...
2020-04-24 23:49:27
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原创 《Linux就该这么学》学习笔记（未完待续）
第1章 部署虚拟环境安装Linux系统1.虚拟化技术VT（virtualization technology）：让单台计算机能够分割出多个独立资源区，并让每个资源区按照需要模拟出系统的一项技术，本质是通过中间层实现计算机资源的管理和再分配，让系统资源的利用率最大化。2.RPM（红帽软件包管理器）：将“源代码+安装规则”打包，目的是降低安装难度3.Yum软件仓库：将常用的RPM软件包收集起来，...
2020-04-22 02:05:58
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原创 《鸟哥的Linux私房菜-基础篇》读书笔记（待续）
第零章、计算器概论1.中央处理器：central processing unit，CPU；是一个具有特定功能的芯片，内部含有微指令集；分两个单元–算术逻辑单元与控制单元；处理的数据都是来自主存储器；2.计算机组成的五大部分：输入单元、输出单元、控制单元、算术逻辑单元与主存储器；3.两种CPU架构：精简指令集系统（RISC）与复杂指令集（CISC）系统；4.精简指令集（reduced ins...
2020-04-22 00:25:05
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原创 IT系统学习第1天
IT系统学习第1天今天是正式进入CSDN的第一天，也是自己系统学习IT技术的第一天，今天阅读并收藏了一篇文章，很受启发。首先，要有自己的目标。其次，对应目标要求自己的计划。再者，针对计划要分阶段，即阶段性计划。最后，mark一下自己的目标。学习内容：人工智能；机器学习；大数据；深度学习；python；C++；前端以后将会以此为目录，进行学习上述目录内容有重合之处，后期会修改。求学...
2019-06-25 23:40:05
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