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文章平均质量分 85
ln_evo
这个作者很懒,什么都没留下…
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4.1 Introduction & 4.2.0 Logical Sub-block总结汇报
logical sub-block:logical sub-block and electrical sub-block coordinate:state of each Transceiver through a status and control register interface or functional equivalentthree types of encoding:two Data Stream modes:encoding type is independent to Data Str原创 2024-04-17 14:58:25 · 657 阅读 · 0 评论 -
4.2.1 8b/10b Encoding for 2.5 GT/s and 5.0 GT/s Data Rates 译文
无论它们是如何实现的,LFSR都必须以Lane-by-Lane为基础与数据交互,就好像该Link中的每个Lane都有一个单独的LFSR一样。空闲数据必须由数据字节0 (00h)组成,根据§§4.2.1.3的规则进行加扰,并根据§§4.2.1.1的规则进行8b/10b编码,与TLP和DLLP数据符号进行加密和编码的方式相同。如果在不正确的运行不一致型对应的列中发现接收到的符号,或者如果该符号不对应于任何一列,则物理层必须通知数据链路层接收到的符号无效。有效的8b/10b码的符号表见附录b。原创 2024-03-23 21:58:04 · 763 阅读 · 0 评论 -
4.1 Introduction & 4.2.0 Logical Sub-block 译文
物理层将事务层和数据链路层与用于链路数据交换的信令技术隔离开来。物理层分为逻辑子块和电气子块(见图 4-1)。原创 2024-03-23 20:25:06 · 613 阅读 · 0 评论 -
PCIE 6.1:TODO 4.2.7.3 Configuration 原文+译文
Configuration状态的原文和译文原创 2024-03-04 13:51:55 · 711 阅读 · 0 评论 -
PCIE 6.1:8.6 Refclk Specifications 原文+译文
请注意,除了32.0 GT/s和64.0 GT/s参考时钟抖动外,Refclk信号被测试成一个负载,该负载代表在PCIe设备的Refclk输入引脚处出现的系列(打开)终端。对于32.0 GT/s和64.0 GT/s,使用示波器测量参考时钟抖动,并使用无通道的50欧姆终端对参考时钟进行测试。2.5 GT/s的Refclk参数从CEM规范移到了本规范中,因此所有数据速率(2.5、5.0、8.0、16.0、32.0和64.0 GT/s)的Refclk参数现在都包含在本节中。原创 2024-02-24 20:58:50 · 849 阅读 · 0 评论 -
PCIE 6.1:4.3 Retimers 译文
两个重定时器的限制,是基于多方面的考虑,最明显的是修改SKP有序集的限制和在均衡过程的第2/3阶段花费的时间限制。如果Retimer配置为支持Execution mode Follower Loopback、并且如果任何一个伪端口上的任何Lane接收到两个连续的Loopback bit设置为1的TS1有序集或两个连续的Loopback bit设置为1的TS2有序集,则Retimer进入Execution mode Follower Loopback,并遵循4.3.7.3节。参考时钟必须满足§8.6的要求。原创 2024-02-22 19:12:47 · 653 阅读 · 1 评论 -
PCIE 6.1:4.3 Retimers
【代码】PCIE 6.1:4.3 Retimers。原创 2024-02-18 20:56:45 · 721 阅读 · 1 评论 -
EQ相关的专题——滤波器
本文是在学习PCIE的EQ时,发现自己对滤波器的原理不够理解,而在学习了网上找的大佬文章后自己的整理,在此再次感谢文章引用的文章,以表明来源,如有侵权请联系删除。原创 2024-01-28 15:41:39 · 836 阅读 · 0 评论 -
[equalization] EQ from PCISIG
从PCISIG上学习equalization的系列文章,包括自己的理解整理、原文及译文原创 2024-01-10 10:50:36 · 346 阅读 · 0 评论 -
[小结] Electrical Idle (EI) in PCIE 6.1
【代码】[小结] Electrical Idle (EI) in PCIE 6.1。原创 2024-01-09 23:06:33 · 607 阅读 · 0 评论 -
4.2.7.4.2 Recovery.Equalization译文
如果是从Recovery.RcvrLock进入此状态,发送端在所有配置的Lanes上发送TS0或TS1,如表4-51所示,其中使用离开Configuration后设置的相同Link和Lane号。接收方必须只有当它在该通道中获得块对齐后、才会认为接收了任何TS1或TS0有序集。lane必须发送正确类型的有序集(TS0 vs TS1),并检查正确有序集(TS0 vs TS1)的接收,根据§表4-51,在Recovery.Equalization中任何提及TS0/TS1的地方。翻译 2024-01-09 19:23:45 · 91 阅读 · 0 评论 -
PCIE6.0学习
目的:记录学习PCIE6.0原创 2023-04-29 22:42:14 · 989 阅读 · 0 评论