实验四：基于System-Verilog的FPGA设计与仿真

实验四：基于System-Verilog的FPGA设计与仿真

一、System Verilog基本语法

1. 基本结构：了解模块（module）、端口声明（input/output）、wire和reg数据类型。
2. 数据类型：掌握位宽（bit-width）、整数（integer）、实数（real）等数据类型。
3. 运算符：学习位运算符、算术运算符、关系运算符和逻辑运算符。
4. 控制流：理解条件语句（if, case）、循环语句（for, while, repeat, foreach）。
5. 并发构造：学习always块、initial块和assign语句。
6. 任务和函数：掌握如何定义和调用任务（task）和函数（function）。
7. 包和库：了解如何使用包（package）和库（library）来组织代码。
8. 接口：学习如何定义和使用接口（interface）。
9. 参数化模块：掌握如何创建参数化模块，以提高代码的复用性。

二、设计Verilog练习

1. 流水灯：设计一个模块，通过循环点亮LED灯，实现流水灯效果。
2. 全加器：实现一个1位全加器，然后扩展到多位。
3. VGA显示：设计VGA控制器，生成基本的VGA信号，并在屏幕上显示图形或文字。
4. 蜂鸣器控制：设计一个蜂鸣器控制模块，能够切换蜂鸣器状态。

三、编写testbench仿真

1. 创建testbench模块：创建一个独立的模块来测试你的设计。
2. 初始化测试环境：在testbench中初始化输入信号和期望的输出。
3. 生成测试向量：编写代码来模拟不同的输入条件，观察输出是否符合预期。
4. 监视和断言：使用$monitor、$display、$finish等系统任务来监视信号和结束仿真。使用assert语句来验证设计的正确性。
5. 运行仿真：在仿真工具（如ModelSim或Vivado）中运行testbench。

1、流水灯testbench示例

module led_chaser_tb;

// 参数定义LED数量
parameter NUM_LEDS = 8;
// 测试信号
logic [NUM_LEDS-1:0] leds;
// 时钟信号
logic clk;

// 生成时钟
always #10 clk = ~clk;

// 实例化被测试模块
led_chaser uut (
    .clk(clk),
    .leds(leds)
);

// 初始化测试
initial begin
    // 初始化输入和输出
    clk = 0;
    leds = '0;
    // 运行仿真
    #100;
    $finish;
end

// 监视LED状态
always @(posedge clk) begin
    $display("Time: %0t, LED State: %b", $time, leds);
end

endmodule

下面提供了全加器、VGA显示和蜂鸣器控制的简单实例代码。请注意，这些代码示例是使用Verilog编写的，因为您之前提到了在DE2-115开发板上使用Verilog。

2、位全加器

module full_adder(
    input wire a,  // 第一个加数
    input wire b,  // 第二个加数
    input wire cin, // 进位输入
    output wire sum, // 结果
    output wire cout // 进位输出
);

    assign sum = a ^ b ^ cin; // 计算结果
    assign cout = (a & b) | (b & cin) | (a & cin); // 计算进位

endmodule

3、VGA显示（640x480 60Hz）

module vga_controller(
    input wire clk, // 时钟信号，25MHz
    output reg [9:0] h_count, // 水平计数器
    output reg [9:0] v_count, // 垂直计数器
    output reg hsync, // 水平同步信号
    output reg vsync, // 垂直同步信号
    output reg [3:0] red, // 红色信号
    output reg [3:0] green, // 绿色信号
    output reg [3:0] blue // 蓝色信号
);

parameter H_ACTIVE = 640;
parameter H_FRONT_PORCH = 16;
parameter H_SYNC = 96;
parameter H_BACK_PORCH = 48;
parameter H_TOTAL = H_ACTIVE + H_FRONT_PORCH + H_SYNC + H_BACK_PORCH;

parameter V_ACTIVE = 480;
parameter V_FRONT_PORCH = 10;
parameter V_SYNC = 2;
parameter V_BACK_PORCH = 33;
parameter V_TOTAL = V_ACTIVE + V_FRONT_PORCH + V_SYNC + V_BACK_PORCH;

// 时钟分频以生成VGA时钟
always @(posedge clk) begin
    if (h_count == (H_TOTAL - 1)) begin
        h_count <= 0;
        if (v_count == (V_TOTAL - 1)) begin
            v_count <= 0;
        end else begin
            v_count <= v_count + 1;
        end
    end else begin
        h_count <= h_count + 1;
    end
end

// 生成同步信号
always @(posedge clk) begin
    hsync <= (h_count >= (H_ACTIVE + H_FRONT_PORCH) && h_count < (H_ACTIVE + H_FRONT_PORCH + H_SYNC));
    vsync <= (v_count >= (V_ACTIVE + V_FRONT_PORCH) && v_count < (V_ACTIVE + V_FRONT_PORCH + V_SYNC));
end

// 初始化颜色输出
initial begin
    red = 0;
    green = 0;
    blue = 0;
end

endmodule

4、 蜂鸣器控制

module buzzer_controller(
    input wire clk, // 时钟信号
    input wire [15:0] freq, // 频率设置，用于蜂鸣器
    output reg buzzer // 蜂鸣器控制信号
);

// 假设clk为50MHz，那么1秒有50M个周期
// 1000000000 / 频率 = 每个周期的计数
always @(posedge clk) begin
    static reg [15:0] counter = 0;
    static reg [15:0] period = freq;

    if (counter == period) begin
        counter <= 0;
        buzzer <= ~buzzer; // 切换蜂鸣器状态
    end else begin
        counter <= counter + 1;
    end
end

initial begin
    buzzer = 0;
end

endmodule