STA_01 STA必要性&逻辑门单元时序特性描述

static timing analysis(STA)静态时序分析是分析调试一个门级系统时序性能的方法。

一，STA必要性

1.1动态时序分析的问题

动态时序分析需要专门设计的仿真向量来检验设计中的时序关键路径和时序信息。随着设计规模的增大，验证一个设计需要测试的向量的数量也成指数型增长，而且这种方法难以保证足够的覆盖率。

1.2 STA优缺点

静态时序分析的优点：
1）静态时序分析执行速度快
2）静态时序分析不需要测试向量
3）静态时序分析对于有时序路径的时序，测试覆盖率可以近乎达到100%
4）静态时序分析能够完成动态仿真难以实现的复杂分析
静态时序分析的缺点：
1）不能分析验证设计的功能，需要功能仿真
2）只能验证同步时序电路的时序特性，若电路中含有较多的异步电路，则应该通过门级动态验证。
3）不能自动识别设计中的特殊路径，比如多周期路径（multi-cycle path）、非正常路径（false path）、多时钟分配（multi-clk）等，需要手动设置时序约束文件来指导分析。

二，逻辑门单元时序特性

2.1 阶段延迟（stage delay）

逻辑门延迟+信号延迟组成阶段延迟（stage delay）
逻辑门单元的时序参数主要包括：

2.3 信号转换延迟（transition delay）

transition delay就是输入端或者输出端的信号电平跳变到逻辑电压阈（Vhth/Vlth）值需要的时间.
4个计算参数属性：
slew_lower_threshild_pct_fall:20.0;下拉转换阈值下界(20.0为标准电压百分比)
slew_upper_threshild_pct_fall:80.0;下拉转换阈值上界
slew_lower_threshild_pct_rise:10.0;上拉转换阈值下界
slew_upper_threshild_pct_rise:90.0;上拉转换阈值上界

2.3 逻辑门延迟（logic gate delay）

同样具有4个参数定义逻辑门延迟：
input_threhold_pct_rise
output_threhold_pct_rise
output_threhold_pct_fall
input_threhold_pct_fall

如图所示的延迟应定义为：
output_threhold_pct_fall：50.0；
input_threhold_pct_fall：60.0；

三，时序单元相关约束

相对于组合逻辑单元，时序单元除了具有组合逻辑单元的时序参数属性，还存在更多时序约束参数属性。时序约束规定了输入和输出信号的数据保持稳定的最小时间间隔。
包括：建立时间，保持时间，恢复时间，移除时间，最小脉冲宽度。（个人认为其中恢复时间，移除时间与建立时间和保持时间类似下面不做介绍）

3.1 建立时间（setup）

建立时间表示输入信号需要在时钟信号有效前到达并保持的最小时间
这是为了保证输入信号能够被正确的采集到，通俗的说就是要避免时钟信号有效时数据还没有达到从而采集到无效或是错误的信号。

3.2保持时间（hold）

保持时间是指输入信号在时钟有效后需要保持不变的最小时间。
这是避免由于clk-q的延迟导致输出信号没有更新，输入信号就已经发生变化，从而导致输出信号错误。

3.3 最小脉冲宽度

时序单元必须保证输入信号脉宽大于最小脉冲宽度，否则无法保证正确逻辑功能。
开始与结束电压与之百分比可以进行设置，一般设置为50%。

四，四种时序路径（timing path）

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