该专栏为热销专栏榜 第78名回到首页：2023 数字IC设计秋招复盘——数十家公司笔试题、面试实录
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题目背景
- 笔试时间：2022.08.24
- 应聘岗位：校招-芯片逻辑综合工程师-智能硬件
- 笔试时长：90min
- 笔试平台：nowcoder牛客网
- 题目类型：不定项选择题（15道）、填空题（5道）
题目评价
- 难易程度：★★★☆☆
- 知识覆盖：★★★☆☆
- 超纲范围：★★☆☆☆
- 值得一刷：★★★☆☆
文章目录
- 不定项选择题 5分 错选不得分，少选得一半分
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- 1 下列关于系统内存DDR，描述正确的是?
- 2 下面哪种方法不能降低 IR Drop
- 3 clock tree synthesis前后clock path有什么区别?
- 4 下面关于异步处理的说法中正确的是
- 5 对于格雷码编码的信号跨域，以下要求正确的是?
- 6 以下哪项不是芯片signoff的检查步骤？
- 7 下列关于有限状态机的描述正确的有()
- 8 下列哪些措施可以降低系统出现亚稳态的机率?
- 9 同步电路设计中出现setup time不满足，可以采用下面哪种措施解决
- 10 如下指标哪些是描述时钟特性
- 11 存在一块4MB，并且采用组相联的cache,其中WAY的个数为8，cacheline的size为512bit, 那么每条WAY的INDEX大小为
- 12 以下能减小静态功耗手段的是
- 13 下列关于数字芯片设计流程中各个步骤的描述，错误的有()
- 14 关于多bit数据的跨域设计，下列说法正确的是?
- 15 对于当今的多核系统，为了确保每个核能够获取到正确的数据，不同厂商拥有不同的总线协议，其中不涉及数据一致性的协议有
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- 填空题 5分
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- 1 ARM处理器中优先级别最高的异常为(①)， 通常(②)、(③)异常用于中断响应，AXI/APB/AHB返回总线error给ARM处理 器时会出现哪两种异常(④)、(⑤)(从下列选项中选择填入)
- 2 Cache写命中的时候采取的策略有两种，分别为(①),(②)，为了减小cache和DDR之间的数据交互，推荐采用其中的(③)。如果写末命中，可以采用的策略有两种，分别为(④)、(⑤) (请在以下选项中选择填入， 注意，有两个正确答案的情况需要按选项顺序作答，例如BC均正确，则回答顺序为B、C,回答C、B记为错误)
- 3 假设写数据时钟频率fw=80MHz,读数据时钟频率fr=50MHz,在写时钟周期内，每100个周期就有40个数据写入FIFO,在读时钟周期内，每10个周期可以有8个数据读出FIFO,那么FIFO的最小深度为(①)
- 4 一批IC样品在测试中发现有setup time或者hold time违例的问题，现取A,B 两种样品进行测试。A降压后停止工作，则可能是(①) time 违例问题。B升压后停止工作，则可能是(②)time 违例问题。
- 5 PCle Gen2每条lane的传输速率为5Gbps,使用8b 110b编码方案，请问PCle Gen2 x4lane的最大理论带宽是(①)GB/s?
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不定项选择题 5分 错选不得分，少选得一半分
1 下列关于系统内存DDR，描述正确的是?
- 地址命令是单向信号，数据是双向信号
- 存储单元采用SRAM
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