回到首页：2023 数字IC设计秋招复盘——数十家公司笔试题、面试实录
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题目背景
- 笔试时间：2022.07.26
- 应聘岗位：数字前端工程师
- 笔试时长：120min
- 笔试平台：赛码
- 题目类型：基础题（10道）、选做题（10道）、验证题（5道）
主观评价
- 难易程度：★★☆☆☆
- 知识覆盖：★☆☆☆☆
- 超纲范围：☆☆☆☆☆
- 值得一刷：★★★☆☆
文章目录
- 基础题
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- 1 请简述latch与DFF的区别
- 2 什么是竞争与冒险，解决竞争与冒险的方式有哪些?
- 3 数字电路采用Verilog完成设计，请问什么是RTL级设计?
- 4 请简述集成电路设计流程，并给出该流程中各环节所用到的EDA工具
- 5 什么是直接内存访问(DMA),其主要优点是什么?为什么这是它的优点?
- 6 如何测试如图所示电路的SA0 fault?请写出所需加载激励以及对应输出。
- 7 请问如下电路中，所使用的两级同步电路是否正确?为什么
- 8 阻塞赋值与非阻塞赋值的区别，并举例一个简单的代码。
- 9 用CMOS电路画出以下表达式:
- 10 如下图，检测一个输入信号i_s,当i_s宽度大于等于一个clock时钟周期时，输出信号o_s为一个 clock时钟周期的高电平。请用verilog语言实现。
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- 选做题
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- 1 使用verilog function方式实现下面的prbs多项式，输出位宽为20bit:
- 2 请分别计算下图所示时序路径的setup slack和hold slack,并判断是否存在违例。名个器件和组合逻辑延时如图所示，其中DFF1和DFF2的setup时间为0.2 ns, hold为0.1 ns,时钟CLK周期为10 nS。
- 3 如果在电路中使用如下两种结构的时钟门控电路:
- 4 以下电路中，路径FF0/CK -> FF1/RN是否可以通过STA保证其时序满足器件要求?
- 5 谈谈对DFT (可测性设计)理解
- 6 用条件编译语包generate实现如下电路
- 7 如下图所示，有两个异步时钟CLK1、CLK2, 均为高速时钟，Q1为CLK1时钟域的信号，CLK2对Q1采样。请问可否以S TA保证该路径的时序?为什么?
- 8 如何慢时钟域捕获快时钟域的脉冲信号，画出电路图或者写出verilog代码
- 9 列出4bit gray code编码，画出二进制转换格雷码电路图?
- 10 请根据如下简单通讯电路的描述，给出验证思路或者方案
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- 验证题
基础题
1 请简述latch与DFF的区别
2 什么是竞争与冒险，解决竞争与冒险的方式有哪些?
3 数字电路采用Verilog完成设计，请问什么是RTL级设计?
4 请简述集成电路设计流程，并给出该流程中各环节所用到的EDA工具
(注:不局限于数字前端;各环节至少给出一种EDAT 具)
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