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数电基础
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敢问路在何方
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数电复习(5)时序逻辑基础
1. S-R锁存器2. D锁存器原创 2020-07-05 00:26:44 · 324 阅读 · 0 评论 -
数电复习(4)组合逻辑实践
1. CPLDPLA :可编程逻辑阵列,组合的二级“与-或”器件,积之和,与门和或门都是可编程的。PAL:可编程阵列逻辑;或门固定,与门可编程CPLD:复杂-可编程阵列逻辑器件2. 3-8译码器电路3. 8-3编码器8-3优先级编码器4. 三态门5. MUX6. 异或门7. 奇偶校验电路8. 比较器略9. 加法器串行进位加法器先行进位加法器10. 乘法器组合乘法器P352进位链乘法器P353...原创 2020-07-02 22:15:56 · 461 阅读 · 0 评论 -
数电复习(3)Verilog语法初步
1. 数组定义定义存储器常用数组(内存)定义reg [wordsize : 0] array_name [0 : arraysize];例如:reg [7:0] my_memory[0:255];其中 [7:0] 是内存的宽度(位宽),而 [0:255] 则是 内存的深度(也就是有多少存储单元),其中宽度为8位,深度为256。地址0对应着数组中的0存储单元。写操作:如果要存储一个值到某个单元中去,可以这样做:my_memory[address] = data_in;读操作: 而如原创 2020-07-01 22:58:02 · 565 阅读 · 0 评论 -
数电复习(2)组合逻辑卡诺图设计
1. 基本逻辑门A+BC=(A+B)·(A+C) 利用此公式可得 A+A’B=A+BA·(A+B)=AAB+A’C+BC=AB+A’C即:若两个乘积项中分别包含 A和A’两个因子,而这两个乘积项的其余因子组成第三个乘积项时, 则第三个乘积项是多余的, 可以消去。2. 卡诺图(1)画卡诺图采用的编码是格雷码(2) A+A=A即圈起来的可以有重叠的部分(3)最上与最下,最左与最右 是可以合并的(4)0比较少时可以合并0得到Y’。3. 冒险...原创 2020-07-01 20:50:31 · 2042 阅读 · 0 评论 -
数电复习(1)数制和编码&基本CMOS逻辑门
1 补码1.1 补码表示法1.2 补码加减法2. 基本CMOS逻辑门2.1 CMOS逻辑门2.2 三态门2.3 传输门原创 2020-07-01 15:20:32 · 227 阅读 · 0 评论