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SDRAM控制器设计(1)硬件结构
本文是学习了赵启民前辈的《电脑高手》中的《高手进阶,终极内存技术指南》及小梅哥的教程后的整理总结。1.原理介绍SDRAM 同步动态随机存储器( Synchronous Dynamic RandomAccess Memory)同步是指其时钟频率与对应控制器( CPU/FPGA)的系统时钟频率相同,并且内部命令的发送与数据传输都是以该时钟为基准;动态是指存储阵列需要不断的刷新来保证数据不丢失...原创 2020-05-06 15:35:26 · 1076 阅读 · 0 评论 -
SDRAM控制器设计(2)操作命令
1. 操作方式简述存储容量SDRAM是拥有四个Bank的动态刷新存储器,对于256Mbit的SDRAM,每个 Bank 存储 64Mbit ( 67108864bit)的数据。当 SDRAM 的数据位宽为 4bit 时,这些数据组成 8192 行2048 列,每个存储单元存储 4bit 数据。当 SDRAM 的数据位宽为 8bit 时,这些数据组成 8192 行1024 列,每个存储单元存储 ...原创 2020-05-06 17:43:04 · 1186 阅读 · 0 评论 -
SDRAM控制器设计(3)初始化操作
1.初始化操作参考博客https://blog.csdn.net/fxltsbl007/article/details/79114640在对 SDRAM 进行正常的操作之前, SDRAM 必须被初始化。初始化流程a、给SDRAM上电,并提供稳定的时钟,至少100usb、发送“空操作”(NOP)命令c、发送“预充电”命令,控制所有BANK进行预充电,并等待tRP的时间 tRP表示预充电...原创 2020-05-06 18:36:51 · 691 阅读 · 0 评论 -
SDRAM控制器设计(4)自动刷新&自刷新操作
ps: 刷新&预充电刷新操作与预充电中重写的操作一样,都是用S-AMP先读再写。但为什么有预充电操作还要进行刷新呢?因为预充电是对一个或所有L-Bank中的工作行操作,并且是不定期的,而刷新则是有固定的周期,依次对所有行进行操作,以保留那些久久没有经历重写的存储体中的数据。但与所有L-Bank预充电不同的是,这里的行是指所有L-Bank中地址相同的行,而预充电中各L-Bank中的工作行地...原创 2020-05-06 22:10:06 · 1541 阅读 · 0 评论 -
SDRAM控制器设计(5)不带自动预充电的写操作时序
1.时序图不带自动预充电的写操作时序图主要包含激活命令,写命令和预充电命令。时序很明确,这里同样采用线性序列机方法实现写操作任务。首先,还是参数定义//一次突发写操作任务,线性序列机方法localparam wr_ACT_TIME = 1'b1,wr_WRITE_TIME = SC_RCD+1,wr_PRE_TIME = SC_RCD+SC_BL+WR_PRE+1,wr_END...原创 2020-05-06 22:25:02 · 391 阅读 · 1 评论 -
SDRAM控制器设计(6)不带自动预充电的读操作时序
1.时序解读不带自动预充电读操作时序,从时序中可以看出,主要包含激活命名,读命令和预充电命令,与写操作类似,不同的是,读操作不需要给待写入的数据,有数据的读出,时序很明确,这里同样采用线性序列机方法实现读操作任务,步骤基本与写操作差不多2.参数设置//一次突发读操作任务,线性序列机方法localparam rd_ACT_TIME = 1'b1, rd_READ_TIME = SC...转载 2020-05-06 22:51:42 · 317 阅读 · 0 评论 -
SDRAM控制器设计(7)控制模块(优先级式主状态机)设计
设计简单能用的SDRAM控制模块,目前我们主要包含刷新操作、写操作和读操作这三个任务。主要是涉及优先级,所以转移条件要仔细查对。也就是某两个或多个操作请求同时到来时,先执行哪个操作,这里默认的优先级是刷新操作>写数据操作>读数据操作。原创 2020-05-07 16:25:06 · 869 阅读 · 0 评论 -
SDRAM控制器设计(8)SDRAM控制器仿真验证
到此,简单的可进行读写操作的 SDRAM 控制器模块就设计好了。接下来,结合仿真模型(镁光官网提供的 SDRAM 模型)sdr文件,和编写的 testbench 文件验证所设计的控制器是否正确。testbench如下`timescale 1ns/1ns`define CLK100_PERIOD 10module sdram_control_tb;`include "../src/Sdr...转载 2020-05-07 16:55:54 · 864 阅读 · 3 评论 -
SDRAM控制器设计(9)用读写FIFO优化及仿真验证
在视频图像的处理系统中,经常使用 SDRAM 作为视频图像数据的缓存。而视频图像数据流一般都是顺序产生的,同时在输出时,也只需要顺序输出即可。对于这种连续的数据流缓存,只用上面设计的 SDRAM 控制器模块存在一些问题的,上面也有提到过,就是会在某些特殊的时刻,有些读或写会被忽略掉,而且数据的写或读不能连续对数据流进行缓存,只能间歇式的读或写 SDRAM 数据。这样是不利于连续数据流存储的,会出...转载 2020-05-07 17:27:07 · 1384 阅读 · 0 评论