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甲六乙
这个作者很懒,什么都没留下…
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Vivado中调用vcs仿真
注:用vcs仿真要在testbench中加入生成波形文件的语句方法1只能用dve观察波形,方法2 dve/Verdi都可以1 vivado中直接调用vcs仿真编译仿真库这里是编译xilinx的原语、IP等,编译完成之后在该目录下生成一个仿真初始化文件,VCS对应synopsys_sim.setup文件。其内部会标注vcs仿真使用的仿真库与调用的IP位置,所以生成了仿真库......原创 2018-10-10 14:44:19 · 6185 阅读 · 0 评论 -
Verilog中的阻塞赋值和非阻塞赋值
Verilog中阻塞赋值和非阻塞赋值的异同:一 阻塞赋值操作符 “ = ”LHS = RHS把赋值运算看做在阻塞赋值时,先计算等号右手方向(RHS)的值,这时候赋值语句不允许别的Verilog语句的干扰,直到现行的赋值过程完成,即将RHS计算得到的值赋给LHS(左手方向),然后才允许别的语句执行。从理论上来说,阻塞赋值的过程虽然分先后(先RHS后LHS),但原创 2017-11-30 19:55:04 · 1203 阅读 · 0 评论 -
modelSIM编程出现错误代码vlog-66
今天用modelSIM编一个EEPROM模型,在夏新宇的《Verilog数字系统设计教程》的16.4节把模型的代码打上了,却出现了一个奇怪的错误,错误代码是vlog-66,这可把我搞得啊问了研二师哥,问了博士师哥,研二师哥过来一块搞,不知怎么的就搞好了,可能是建工程错了,后来又试了几次,没出错了,所以不知道哪错了。查了vlog-66的错误是什么verror vlog-66# # vlog Me原创 2017-12-13 23:38:09 · 2855 阅读 · 1 评论