Exams/review2015 fancytimer

结合之前五个基础小题的经验,本文档介绍如何在FPGA中使用Verilog语言综合实现一个计时器功能。通过代码示例展示具体实现过程。
摘要由CSDN通过智能技术生成

通过之前五个小题的学习,这道题应该不难写出,把这五个小题组合起来即可。
在这里插入图片描述
代码如下

module top_module (
    input clk,
    input reset,      // Synchronous reset
    input data,
    output [3:0] count,
    output counting,
    output done,
    input ack );
    
   reg[3:0] state,next_state;
    wire done_counting;
    reg[9:0] cnt_1000;
    wire shift_ena;
    reg[3:0]delay;
    parameter S=1,S1=2,S11=3,S110=4,B0=5</
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