通过之前五个小题的学习,这道题应该不难写出,把这五个小题组合起来即可。
代码如下
module top_module (
input clk,
input reset, // Synchronous reset
input data,
output [3:0] count,
output counting,
output done,
input ack );
reg[3:0] state,next_state;
wire done_counting;
reg[9:0] cnt_1000;
wire shift_ena;
reg[3:0]delay;
parameter S=1,S1=2,S11=3,S110=4,B0=5</