阻塞赋值和非阻塞赋值

首先，区分过程分配和连续分配，连续分配是指给网络赋值，过程分配是指给变量赋值（reg、integer类型），过程分配又有非阻塞赋值和阻塞赋值。阻塞赋值使用符号“=”，非阻塞赋值使用符号“<=”。

1、非阻塞赋值仿真代码

module block(a3,a2,a1,clk);
output reg a2,a3;
input clk,a1;

always@(posedge clk)begin
    a2 <= a1;
    a3 <= a2;
end

endmodule

module TestBench;
    reg clk=0,a1=0;
    wire a2,a3;
    
localparam CycleClk100Hz = 10000000/2;

always begin
    #CycleClk100Hz clk = ~clk;
end

always begin
    #100000000 a1 = ~a1;
end

block u_block(a3,a2,a1,clk);
endmodule

2、阻塞赋值仿真代码

module block(a3,a2,a1,clk);
output reg a2,a3;
input clk,a1;

always@(posedge clk)begin
    a2 = a1;
    a3 = a2;
end

endmodule

module TestBench;
    reg clk=0,a1=0;
    wire a2,a3;
    
localparam CycleClk100Hz = 10000000/2;

always begin
    #CycleClk100Hz clk = ~clk;
end

always begin
    #100000000 a1 = ~a1;
end

block u_block(a3,a2,a1,clk);
endmodule

3、结果对比
非阻塞赋值仿真结果

阻塞赋值仿真结果
为什么会出现这样的结果，通过Vivado查看分别将这中block综合成什么样的电路
阻塞赋值电路

非阻塞赋值电路

FDRE为D触发器，可以看到阻塞赋值时，a2，a3经过同一个FDRE，而非阻塞赋值，a2，a3经过不同的FDRE，且a3的D端接的a2的Q端，这样就有了1个时钟周期的延时。

4、思考)延伸
那么，再将阻塞赋值部分的赋值语句顺序调整一下看看仿真结果。即将

    a2 = a1;
    a3 = a2;

替换为

    a3 = a2;
    a2 = a1;

交换赋值顺序后仿真结果

交换赋值顺序后电路图和非阻塞赋值的结果是一样的，是因为逻辑上a3在a2赋值为a1的下一个时钟上升沿才能取到a1的值。

参考书籍：《Xilinx Vivado数字设计权威指南》