2020年12月_宁静致远dream

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原创使用Vivado保存仿真波形数据并读取

1.1 使用Vivado保存波形数据并读取1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）使用Vivado保存仿真波形数据并读取；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产

2020-12-21 22:54:17 3462 1

原创 ADS1675调试无时钟输出

1.1 ADS1675调试无时钟输出1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）ADS1675调试无时钟输出；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用

2020-12-21 22:48:55 342

原创使用Vivado保存ILA数据并读取

1.1 使用Vivado保存ILA数据并读取1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）使用Vivado保存ILA数据并读取；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产

2020-12-21 22:42:48 2705

原创 AD7606实际采样率输出数据量偏小

1.1 AD7606实际采样率输出数据量偏小1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）AD7606实际采样率输出数据量偏小；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产

2020-12-21 22:38:02 1398

原创 FPGA系统时间戳偶尔异常分析及定位

1.1 FPGA系统时间戳偶尔异常分析及定位1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA系统时间戳偶尔异常分析及定位；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产

2020-12-21 22:30:38 395 1

原创 ZYNQ FPGA控制LED灯不闪烁

1.1 ZYNQ FPGA控制LED灯不闪烁1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）ZYNQ FPGA控制LED灯不闪烁；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产

2020-12-21 22:29:36 515

原创 FPGA复位方法总结

FPGA复位方法总结1）FPGA复位简介在 FPGA 设计中，复位起到的是同步信号的作用，能够将所有的存储元件设置成已知状态。在数字电路设计中，设计人员一般把全局复位作为一个外部引脚来实现，在加电的时候初始化设计。全局复位引脚与任何其它输入引脚类似，对 FPGA 来说往往是异步的。设计人员可以使用这个信号在 FPGA 内部对自己的设计进行异步或者同步复位。2）FPGA复位类型1、软件复位：编写逻辑复位模块进行系统复位。2、硬件复位：使用外部按键进行系统复位。3）同步复位与异步复.

2020-12-21 00:03:45 548 1

原创 FPGA外挂DDR存储器简介

1.1 FPGA外挂DDR存储器简介1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA外挂DDR存储器简介；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用

2020-12-21 00:02:39 1684

原创 Vivado FIFO IP核接口信号介绍

1.1 Vivado FIFO IP核接口信号介绍1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado FIFO IP核接口信号介绍；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进

2020-12-21 00:00:26 1071

原创 Vivado MMCM IP核接口信号介绍

1.1 Vivado MMCM IP核接口信号介绍1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado MMCM IP核接口信号介绍；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进

2020-12-20 23:57:28 736

原创 Vivado下载bit文件正常不能在线抓取波形

1.1 Vivado下载bit文件正常不能在线抓取波形1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Vivado下载bit文件正常不能在线抓取波形；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的

2020-12-20 23:55:57 665

原创 ZYNQ PS端输出不准确时钟供PL使用

1.1 ZYNQ PS端输出不准确时钟供PL使用1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）ZYNQ PS端输出不准确时钟供PL使用；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步

2020-12-20 23:54:26 1062 1

原创 ZYNQ PS端输出无效时钟供PL使用

1.1 ZYNQ PS端输出无效时钟供PL使用1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）ZYNQ PS端输出无效时钟供PL使用；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展

2020-12-20 23:52:51 1086

原创 Xilinx MIG IP核app_wdf_rdy信号一直为低

1.1 Xilinx MIG IP核app_wdf_rdy信号一直为低1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Xilinx MIG IP核app_wdf_rdy信号一直为低；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）

2020-12-16 15:51:58 3074 2

原创（11）verilog语言编写8路分配器

2.10 verilog语言编写8路分配器2.10.1 本节目录1）本节目录；2）FPGA简介；3）verilog简介；4）verilog语言编写8路分配器；5）本节结束。2.10.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的

2020-12-15 17:43:15 3690 4

原创（12）verilog语言编写8路选择器

2.10 verilog语言编写8路选择器2.10.1 本节目录1）本节目录；2）FPGA简介；3）verilog简介；4）verilog语言编写8路选择器；5）本节结束。2.10.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的

2020-12-15 17:39:45 1652

原创（11）verilog语言编写加减乘除

2.10 verilog语言编写加减乘除2.10.1 本节目录1）本节目录；2）FPGA简介；3）verilog简介；4）verilog语言编写加减乘除；5）本节结束。2.10.2 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计不是简单的芯片

2020-12-15 17:37:06 1607

原创未指定的IO标准导致vivado生成bit文件报错

1.1 未指定的IO标准导致vivado生成bit文件报错1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）未指定的IO标准导致vivado生成bit文件报错；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编

2020-12-15 15:30:40 2217 3

原创 Xilinx PCIE IP核接口介绍

1.1 Xilinx PCIE IP核接口介绍1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）Xilinx PCIE IP核接口介绍；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展

2020-12-15 13:40:25 2366

原创 FPGA资源不足导致vivado生成bit失败

1.1 FPGA资源不足导致vivado生成bit失败1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA资源不足导致生成bit失败；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步

2020-12-15 10:58:38 1263 1

原创 FPGA时钟资源PLL与DLL区别

1.1 FPGA时钟资源PLL与DLL区别1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA时钟资源PLL与DLL区别；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。

2020-12-13 16:34:40 683

原创 FPGA资源评估方法

1.1 FPGA资源评估1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA资源评估；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域

2020-12-13 16:10:38 1354

原创 FPGA时钟资源使用

1.1 FPGA时钟资源使用1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA时钟资源使用；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-13 15:46:21 286

原创 FPGA可综合语句建立原则

1.1 FPGA可综合语句建立原则1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）verilog简介；5）FPGA可综合语句建立原则；6）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步

2020-12-10 23:43:51 196

原创 FPGA不可综合语句

1.1 FPGA不可综合语句1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）verilog简介；5）FPGA不可综合语句；6）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。

2020-12-10 23:38:56 353

原创 FPGA设计技巧总结

1.1 FPGA设计技巧总结1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA设计技巧总结；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-10 23:17:13 279 2

原创 FPGA原语类型介绍

1.1 FPGA原语类型介绍1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA原语类型介绍；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-10 23:02:28 484

原创 FPGA状态机一段式

1.1 FPGA状态机一段式1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA状态机一段式；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-09 23:42:28 121

原创 FPGA状态机二段式

1.1 FPGA状态机二段式1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA状态机二段式；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-09 23:41:44 165

原创 FPGA状态机三段式

1.1 FPGA状态机三段式1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA状态机三段式；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-09 23:40:58 293

原创 FPGA与DSP区别

1.1 FPGA与DSP区别1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA与DSP与CPU区别；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路

2020-12-08 23:06:02 1540

原创 FPGA原语简介

1 Xilinx FPGA原语简介原语(Primitive)，是Xilinx针对其器件特征开发的一系列常用模块的名字，用户可以将其看成Xilinx公司为用户提供的库函数，是芯片中的基本元件，代表FPGA中实际拥有的硬件逻辑单元，如LUT，D触发器，RAM等，相当于软件中的机器语言。在实现过程中的翻译步骤时，要将所有的设计单元都转译为目标器件中的基本元件，否则就是不可实现的。原语在设计中可以直接例化使用，是最直接的代码输入方式，其和HDL语言的关系，类似于汇编语言和C语言的关系。Xilinx公司提供的

2020-12-08 22:48:46 1180

原创 FPGA原语使用方法

1.1 FPGA原语使用方法1.1.1 本节目录1）本节目录；2）本节引言；3）FPGA简介；4）FPGA原语使用方法；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 FPGA简介FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASI

2020-12-08 22:47:26 770

原创 FPGA设计注意事项

1 FPGA设计注意事项1.1 速度与面积平衡之乒乓操作乒乓操作是一个主要用于数据流控制的处理技巧；外部输入数据流通过“输入数据选择控制”模块送入两个数据缓冲区中，数据缓冲模块可以为任何存储模块，比较常用的存储单元为双口RAM（Dual RAM），SRAM，SDRAM，FIFO等。在第1个缓冲周期，将输入的数据流缓存到“数据缓冲1”模块，在第2个缓冲周期，“输入数据选择控制”模块将输入的数据流缓存到“数据缓冲2”模块的同时，“输出数据选择控制”模块将“数据缓冲1”模块第一个周期缓存的数据流送到“

2020-12-08 22:46:45 335

原创 Verilog语句门级映射

1.1 verilog语句门级映射1.1.1 本节目录1）本节目录；2）本节引言；3）verilog简介；4）verilog语句门级映射；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 verilog简介Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可

2020-12-07 23:27:56 286

原创 Verilog经验总结

1.1 verilog经验总结1.1.1 本节目录1）本节目录；2）本节引言；3）verilog简介；4）verilog设计经验；5）结束语。1.1.2 本节引言“不积跬步，无以至千里；不积小流，无以成江海。就是说：不积累一步半步的行程，就没有办法达到千里之远；不积累细小的流水，就没有办法汇成江河大海。1.1.3 verilog简介Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数

2020-12-07 23:26:50 290

原创 FPGA设计经验总结

目录第1章 FPGA概述1.1 本章导读1.2 FPGA是什么1.3 FPGA芯片厂商1.4 FPGA应用领域1.5 FPGA设计流程1.6 FPGA人才需求1.7 FPGA基本技能1.8 本章习题第2章 FPGA基本理论2.1 本章导读2.2 FPGA时钟2.2.1 时钟模型2.2.2 时钟抖动2.2.3 时钟偏斜2.2.4 时钟设计2.3 FPGA复位2.3.1 复位定义2.3.2 同步复位...

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