基于vivado的AXI写时序实现

已于 2024-03-18 14:46:51 修改
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分类专栏： 基于FPGA的数字信号处理 文章标签： fpga开发 verilog
于 2023-05-13 23:03:19 首次发布
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本文链接：https://blog.csdn.net/m0_46644103/article/details/130663091
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本文介绍了基于Vivado的AXI协议实现，涵盖了AXI的基本概念、协议类型，包括AXI4-Lite、AXI4-Stream和AXI-full。详细阐述了AXI时序实现的关键——握手信号，强调了在主机和从机间数据传输的有效条件。此外，还提及了AXI协议在FPGA中的应用，通过模块设计将数据写入DDR3并读取，特别指出从机接口的数据位宽为32位。
摘要由CSDN通过智能技术生成

一. AXI协议概念和原理：

AXI 的英文全称是 Advanced eXtensible Interface，即高级可扩展接口，它是 ARM 公司所提出的 AMBA（Advanced Microcontroller Bus Architecture）协议的一部分。

AXI协议有以下三种类型
AXI4-Lite：简化版的 AXI4 接口，用于较少数据量的存储映射通信。
AXI4-Stream：用于高速数据流传输，非存储映射接口。
AXI-full：高性能存储映射接口

二. AXI协议实现步骤及IP核封装：

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m0_46644103詹湛
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山音水月
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.
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此处的例化作用是将led开关和闪烁频率存入寄存器中，本ip核共定义了4个寄存器，相当于AXI的4条数据线。右键直接选择“Edit in IP Packager”编辑IP核，路径自行选择，默认就是本工程的路径。Sources中顶层模块用户可以添加输入输出和参数，子模块可以添加用户的逻辑代码。该管脚为输出信号是PL端的，后文的slv_reg中的是才是受PS端控制的。此处可以添加逻辑代码的例化，后文会再单独创建一个子模块专门用来写逻辑代码。这里可以添加用户逻辑代码，也可以在子模块中添加，自行选择。
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