FPGA（3）--VHDL及原理图--4位全加器

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一、实验目的

掌握例化语句的使用方法，掌握使用程序文本和原理图结合方法设计电路，掌握利用包含算术操作符的重载函数的使用。

二、实验内容

1. 首先用VHDL语言设计1位全加器，仿真验证其正确性，并将其封装成一个元件；设计串行4位加法器的电路，调用1位全加器设计4位加法器的原理图。通过编译、仿真验证功能正确性。
2. 直接通过调用算术操作符的重载函数,利用VHDL语言设计4位全加器。通过编译、仿真验证功能正确性。

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三、实验设计

1.在上一个实验中已经用VHDL语言设计1位全加器，且仿真验证其正确性。如下即为1位全加器的VHDL描述。其原理在上一个实验已经说明，这里不再赘述。(可见上一篇)

Library Ieee;	--全加器顶层设计描述
Use Ieee.Std_Logic_1164.All;
Entity f_adder is
	Port (ain,bin,cin : in Std_Logic;
				 sum,cout : out Std_Logic);
End Entity f_adder;
Architecture Bhv of f_adder is
	component h_adder	--调用半加器声明
		port (a,b : in Std_Logic; co,so : out Std_Logic);
	End component h_adder;
	signal so1,co1,co2 : Std_Logic;	--定义三个信号变量作为内部的连接线
	begin
		u1: h_adder Port Map (a=>ain,b=>bin,so=>so1,co=>co1);	--例化语句
		u2: h_adder Port Map (a=>so1,b=>cin,so=>sum,co=>co2);
		cout <= co1 or co2;
End Architecture Bhv;

2.将其封装成一个元件。
①file→New,选block diagram/schematic创建原理图文件，保存一下。
②回到１位全加器VHDL描述页面，选file→create/update→create symbol files for current file，把编写的代码封装成一个元件。
③回到创建的原理图文件，按工具条上的symbol tool，再按project，就可以看见该封装元件了。

３.调用１位全加器元件设计4位加法器的原理图。如图即为设计的电路图。

ain、bin和cin为输入信号，其中cin为前一位给的进位信号。sum为求和结果输出，而cout为进位输出。１、２、３则为由低到高的四位。

４. 直接通过调用算术操作符的重载函数,利用VHDL语言设计4位全加器。代码如下图。data的最高位则作为进位信号。

Library Ieee;
Use Ieee.Std_Logic_1164.All;
Use Ieee.Std_Logic_Unsigned.All;
Entity adder4b is
	port(a,b : in Std_Logic_Vector(3 downto 0);
		 cin : in Std_Logic;
		 cout: out Std_Logic;
		 dout: out Std_Logic_Vector(3 downto 0));
End Entity adder4b;
Architecture bhv of adder4b is
	signal data: Std_Logic_Vector(4 downto 0);
	begin
		data <= ('0'&a)+('0'&b)+("0000"&cin);
		cout <= data(4);
		dout <= data(3 downto 0);
End Architecture bhv;

四、实验结果及仿真
１.对于“调用1位全加器设计4位加法器的原理图”的仿真：输入分别设定最低位无进位信号下的０＋０、１＋４、６＋５和９＋８情况以及最低位由进位信号下的０＋０、１＋４、６＋５和９＋８情况进行仿真验证正确性。结果如下，观察可知符合所预测的结果，即正确。

２.对于“直接通过调用算术操作符的重载函数,利用VHDL语言设计4位全加器”的仿真：输入分别设定最低位无进位信号下的０＋０、１＋４、６＋５和９＋８情况以及最低位由进位信号下的０＋０、１＋４、６＋５和９＋８情况进行仿真验证正确性。结果如下，观察可知符合所预测的结果，即正确。

五、实验思考与总结

原理图设计优势：直观明了；设计者不必具备诸如硬件描述语言等知识就能迅速入门，完成电路系统设计；能进行多层次的数字系统设计；能对系统中的任一层次或任一元件的功能进行精确的时序仿真与分析；能对设计方案随时进行更改，并储存设计过程中所有的电路和测试文件入档。
运算符重载函数指两个或两个以上的函数具有相同的函数名，而操作数的数据类型有差别，足以区分实际想要的函数。由编译器根据操作数的数据类型来判断用哪一函数。运算符重载使得运算符（或函数）能对多种数据类型进行操作，扩展了VHDL的功能。