基本信号描述
| 信号名 |
方向 |
描述 |
| TxData |
IN |
并行数据输入总线 |
| TxDataValid |
IN |
1：表示cycle数据有效； 0：表示cycle数据无效 |
| TxStartBlock | IN | 在PCIe 8.0GT/s以上才会使用；用来指示128b block的开始byte |
| RxData |
OUT |
并行数据输出总线 |
| RxValid |
OUT |
1：表示符号锁及当RxDataValid有效时，数据有效 |
| RxStartBlock | OUT | 在PCIe 8.0GT/s以上才会使用；用来指示128b block的开始byte |
| PHY MODE |
IN |
|
| PHY STATUS |
OUT |
表示告诉MAC，PHY已经完成操作,比如：解复位后，PCLK/Max PCLK稳定；power management状态转换完成；速率变化完成；接收端检测完成； |
| SerDesArch |
IN |
该信号表示是否使能Serdes架构； |
| SRISEnable |
IN |
配置PHY是否为了PCIe支持SRIS； |
| TxDetectRx/ Loopback |
IN |
表示PHY开始接收器检测操作或开始环回； |
| TxElecIdle |
IN |
除了环回模式，强制Tx输出电空闲 |
| TxCompliance | IN | 将disparity设置为负；当发送compliance pattern时使用 |
| RxPolarity | IN | 让PHY对输入数据进行极性翻卷 |
| Reset |
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