刚开始接触FPGA,之前上过几节CPLD的课程,算是稍微的了解过一些。最近开始上手Vivado来熟悉verilog和FPGA。刚开始有些凌乱,操作有些多,一时间记不太清具体步骤,一次打算写一个博客来记录vivado操作流程,以便后面方便翻阅。第一次写流程可能有些错误,后面会改进。
软件版本:vivado 18.3
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创建工程
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添加源文件:Setting的Add sources→Add or create design sources(注意源文件命名不能以数字开头)
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编写源文件程序
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分析和综合:用以检查有没有语法和逻辑错误 Run Synthesis
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搭建测试平台(test_bench):Setting 的 Add sources→Add or create simulation sources
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编写激励文件程序
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分析和综合:用以检查有没有语法和逻辑错误 Run Synthesis
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波形仿真:Run simulation 的 Run Behavioral Simulation
O 接下来两步为时序仿真(模拟真实情况,可以跳过这两步直接到引脚分配步骤):
(1) Run Implemenation
(2)时序仿真:Run simulation 的 Run Post-Implemenatio Timing Simulation
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引脚分配:这个时候尽量参照手册进行引脚分配,Open Synthesized Design→I/O Planning。记得Ctrl+S保存
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布局布线:Run Implementation
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生成Bit流:即生成可以烧录的文件,Generate Bitstream
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烧录:Open Hardware Manager
以上是看视频总结的过程,也许有不对的流程,如有发现还望指正