＜数电学习系列笔记-3＞-时序逻辑电路--＞触发器2

目录

1：概述

2：触发器

2.1：电平触发的触发器

2.2：边沿触发的触发器

3：总结

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1：概述

        本篇幅主要学习触发器，顾名思义，触发器和锁存器的不同之处，在于增加了一个触发使能信号，触发信号按照工作方式，把触发器分为以下3种：电平触发，边沿触发，脉冲触发。下面详细介绍：在不同触发方式下，触发器的动作过程各有不同的动作特点。

2：触发器

2.1：电平触发的触发器

        电平触发SR触发器有与非门组成的SR触发器和与非门组合成输入控制逻辑电路组成，详见下图。不难看出其动作特点：

• 当clk时钟等于0时，S信号和R信号无法工作，因此输出保持原来的状态不变。
• 当clk时钟等于1时，S信号和R信号才能正常工作。

缺点：CLK时钟有效期间，如果R和S信号发生变化，触发器的输出状态也发生多次翻转，降低了触发器的抗烦扰能力。

•         

电平触发SR触发器的特性表

CLK	S	R	Q（初态）	Q*（次态）
0	X	X	0	0
0	X	X	1	1
1	0	0	0	0
1	0	0	1	1
1	1	0	0	1
1	1	0	1	1
1	0	1	0	0
1	0	1	1	0
1	1	1	0	不确定
1	1	1	1	不确定

         为了能适应单数据信号输入，把电平触发RS触发器修改为了电平触发的D触发器。其电路如下图：

        其工作特点：

• 当D=1，CLK变为高电平后，输出Q=1。CLK变回低电平后，保持1不变。
• 当D=0，CLK变为高电平后，输出Q=0。CLK变回低电平后，保持0不变。

因此，CLK电平有效期间，输出随着输入状态变化，输出与输入保持相同，因此该触发器为透明D型锁存器。

电平触发D触发器

CLK	D	Q	Q*
0	x	0	0
0	x	1	1
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	1

2.2：边沿触发的触发器

        电平触发表面理解：只要是电平状态正常，就可以工作，那电平就有一个持续时间，在这个持续时间内都可以工作，这样就带来了一个问题，就是可靠性差，抗干扰性差，那这就需要缩短持续时间，那就产生了CLK信号的下降沿（或上升沿），用两个电平触发D触发器组成边沿触发D触发器。

边沿触发器的特性表
CLK	D	Q	Q*
X	X	X	Q
上升沿	0	0	0
上升沿	0	1	0
上升沿	1	0	1
上升沿	1	1	1

3：总结

        出于提高抗干扰，让触发器的工作时机缩短，进而提高触发器的稳定性，这大概就是触发器演进的规则。