＜数电学习系列笔记-2＞-时序逻辑电路--＞触发器1

最新推荐文章于 2024-01-25 23:33:19 发布

海纳百川_17

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分类专栏：数电学习系列笔记文章标签： fpga开发 verilog

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1：概述

上一篇文章简单介绍了组合逻辑电路，组合逻辑的输出仅仅取决于当前的输入值。本章主要介绍数字中另一块重要的知识点---时序逻辑电路，时序逻辑电路的输出不仅仅取决于当前的输入值，也取决于之前的输入值，换句话说，时序逻辑电路具有记忆功能。

本章大概介绍思路如下：首先介绍最基本的锁存器和触发器，说白了就是他们只能存一个Bit。因为时序电路较为复杂，我们然后介绍同步时序逻辑电路，其组成分为组合逻辑和一组表示电路状态的触发器组成。

它是最基本的时序电路了，通常有两个或非门或者与非门组成，可以这样理解时序电路要具有记忆功能，简单的电路怎么实现呢？就是把一个或非门（与非门）的输出传送给另一个对应的门输入（图形中的红线），这样两个门的剩余输入分别是R和S。

或非门组成锁存器（符号+电路结构+逻辑特性）

与非门组成锁存器（符号+电路结构+逻辑特性）

有两点需要记住：第一是锁存器为什么具有记忆功能，红字描述；第二是锁存器的新状态不仅与输入有关还与原来的状态有关

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