浅谈对触发器的认识

        能够存储1位二值信号的基本单元电路统称为触发器(Flip-Flop).

        根据触发方式不同可以分为电平触发、脉冲触发、边沿触发。

        SR锁存器是各种触发器电路的基本构成部分。因此接下来介绍一下SR锁存器的电路结构。

SR锁存器：

用或非门组成的SR锁存器电路图：                                           对应真值表：

用与非门组成的SR锁存器电路图：                            对应真值表：

 

         在正常工作时，输入信号应该遵守SdRd=0的约束条件，即不允许输入Sd=Rd=1的状态。

        Sd称为置位端或置1输入端，Rd称为复位端或置0输入端。

介绍完SR锁存器。接下来介绍一下电平触发的触发器。

电平触发的触发器：

        在电平触发的触发器电路中，除了置1、置0输入端以外，又增加了一个触发信号输入端。只有触发信号变为有效电平后，触发器才按照输入的置1、置0信号置成相应的状态。通常将这个触发信号称为时钟信号(clock)。

        电平触发的SR触发器电路图如下：      其对应真值表：

        电平触发的D触发器电路图如下：         其对应真值表：

         因为在CLK的有效电平期间输出状态始终跟随输入状态变化，输出与输入的状态保持相同，所以又将这个电路称为"透明的D型锁存器"。

 电平触发方式的动作特点：

        (1)  只有在CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应状态

        (2)  在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。

        根据上述的动作特点，如果在CLK=1期间S、R的状态多次发生变化，那么触发器输出的状态也将发生多次翻转，这就降低了触发器的抗干扰能力。

脉冲触发的触发器：

        为了提高电路的可靠性，希望在每个CLK周期里输出端的状态只能改变一次，因此在电平触发的触发器基础上，又设计出了脉冲触发的触发器。

        典型的脉冲触发的触发器结构形式如下：

         其中前半部分称为主触发器，后半部分称为从触发器，因此，也经常将这个电路称为主从SR触发器。在一个周期里触发器输出端状态只改变一次。从电平触发到脉冲触发的这一演变，克服了CLK=1期间触发器输出状态可能发生多次翻转的问题，但由于主触发器本身是电平触发SR触发器，所以在CLK=1期间Q和Q‘的状态仍然会随S、R状态的改变的变化而多次改变，而且输入信号仍需遵守SR=0这一约束条件。

        主从SR触发器的真值表如下：

                                                Q* = S+R'Q

                                                SR=0(约束条件)

                为了使用方便，希望即使出现了S=R=1的情况，触发器的次态也是确定的，因而需要进一步改进触发器的电路结构。将主从SR触发器的Q和Q'端作为一对附加控制信号接回输入端，即可满足要求。这种结构电路称为主从结构JK触发器。

        其电路结构：                                                        其真值表：

                                                Q* = JQ'+K'Q

 可以看到当J=K=1时，其电路功能实现的是对初始状态的翻转。

        脉冲触发方式的动作特点：

        (1)触发器的翻转分两步动作，第一步，在CLK=1期间主触发器接收输入端的信号，被置成相应的状态，而从触发器不动‘第二步，CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q’的状态改变发生在下降沿。

        (2)因为主触发器本身是一个电平触发的SR触发器，所以在CLK=1的全部时间里输入信号都将对主触发器起控制作用。

        根据脉冲触发的触发器这两个动作特点，在使用主从结构触发器时经常会遇到这样一种情况，就是在CLK=1期间输入信号发生变化后，CLK下降沿到达时从触发器的状态不一定能按此刻输入信号的状态来确定，而必须考虑整个CLK=1期间里输入信号的变化过程才能确定触发器的次态。

 边沿触发的触发器：

        为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿到达时刻输入信号的次态，而在此之前和之后输入状态的变化对触发器的次态没有影响，为实现这一设想，人们又相继研制成了各种边沿触发的触发器电路。

        用两个电平触发D触发器组成的边沿触发器：

        电路结构如下：

        对应真值表：

                                                        Q* = D

        电路分析：图中的FF1和FF2是两个电平触发D触发器(其实也称D锁存器)，由图可见，当CLK处于低电平时，CLK1为高电平，因而FF1的输出Q1跟随输入端D的状态变化，始终保持Q1=D，与此同时，CLK2为低电平，FF2的输出Q2保持原来的状态不变。当CLK由低电平跳变至高电平时，CLK1随之变成低电平，于是Q1保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变，与此同时，CLK2跳变为高电平，使Q2与他输入状态相同，即Q1，所以就达到了上述不随输入状态改变而改变的要求。

        目前在CMOS集成电路中主要采用这种电路结构形式制作边沿触发器，我们通常所说的D触发器即该边沿触发的D触发器。通常寄存器也由该D触发器构成，能够对输入的数据寄存一个时钟周期。

参考文献：数字电子技术基础(第五版 阎石主编)