入门篇1-如何用Vivado写verilog代码

最新推荐文章于 2024-04-26 11:47:52 发布
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入门篇1-如何用Vivado写verilog代码

1.打开Vivado软件

2.创建工程项目

1.选择create Project

:---------:

2.点击Next

:---------:

3.设置工程文件名称和文件保存路径设置

这里推荐文件保存在其他盘，尽量减少C盘占用率
:---------:

4.文件类型选择

:---------:

5.添加文件

这里选择暂时不添加文件，选择NEXT
在这里插入图片描述
在这里插入图片描述

6.根据开发板型号选择相应配置

1. 这里以黑金Alinx ZYNQ7020为例

在这里插入图片描述

2. 选择Next

在这里插入图片描述

3.创建源文件

在这里插入图片描述
在这里插入图片描述
:---------:
在这里插入图片描述
在这里插入图片描述

在这里插入图片描述
至此就创建完成啦！！！ 第一次写博客，不是很熟悉，哈哈哈！！

胖嘟嘟的熊
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这篇教程会用到软件Vivado Webpack，系统环境是Windows 10，编程语言使用Verilog HDL，开发板使用NEXYS 4。 目前FPGA主要是三家公司，Xilinx、Altera和Lattice。我没有用过Lattice不知道怎样，但Xilinx和Altera比起来，个人认为Xilinx对于新手更友好，一个是有价格相对合适的板子可以买到，比如NEXYS 4、Zybo、Zedboard一类，对在美国留学的学生来说还有优惠；另一个是Xilinx的软件Vivado免费版看起来更清晰干净。可能有人觉得Altera公司的Quartus也挺干净的，而且也有免费版，但看过Quartus怎么都除不干净挤成一团的warning，还有又臭又长不懂加图的文档，只能说累觉不爱。 FPGA的入门学习中，仿真模拟是非常重要的，和软件编程中的debug是同个过程。你不会写完代码就直接用，因为你不知道写的对不对，硬件编程也一样，只是形式有所不同。
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