FPGA学习 VIVADO Verilog 编程

详细讲解了VIVADO 软件的使用，包括创建FPGA 工程，编写Verilog代码，添加管脚约束，最后编译，下载bit 文件到开发板测试。对于初学XILINX FPGA 的读者请注意，bit 文件断电后就丢失了。如果实现上电能够启动程序，需要把BIT 文件打包成bin 或者MCS 文件才可以。如果打包,固化到FLASH。

新建VIVADO 工程：

Step1:启动VIVADO，单击Create Project

Step2:单击NEXT

Step3:创建名为Miz_sys 的工程到对应的文件目录，文件路径自定义，不能有中文或非法字符，之后单击NEXT

Step4:选择RTL Project 并且勾选复选框，之后单击NEXT

Step5:选择芯片的型号和封装速度等级：本文本是比较通用于不同板子的的教程，教程中代码、配图可能与工程中代码稍有不同，请以实际工程为准。

Step6:单击Finish 完成工程创建。

添加工程文件：

Step1:打开VIVADO 软件

Step2:单击Add Sources

Step3:选择单击Add or Create Design Sources 然后单击NEXT

Step4:单击Create File 来创建文件

Step5:创建一个run_led 的文件，并且文件类型选择Verilog

Step6:添加完成后如下图所示之后单击finish 完成文件的创建

Step7:继续弹出的对话空中，可以设置一些端口，但是我们现在什么都不做。单击OK

Step8:创建完成后可以看到Design Sources 文件夹中有了run_led.v 这个文件，这个文件就是我们可以编写verilog 程序的文件。