3分频电路-利用维持阻塞D触发器（边沿D触发器）实现

前言

电路均由Cadence Virtuoso软件实现，工艺为TMSC 180nm。

一、RS锁存器

1.与非门RS锁存器

与非门：

N管W/L为2：1，P管W/L为6：1。工艺中N管L最小为600n，P管L最小为500n。L尽量取小，寄生电容与W*L即面积成正比。

开关打开过程即给下一级结点寄生电容（此级输出电容+下一级输入电容）充放电过程，若需延时小，则充放电电流需要大（W/L大），寄生电容需要小（W*L小）。

与非门RS锁存器：

0有效。RS不能同时为0

R	S	Q
0	1	0
1	0	1
1	1	保持

由与非门RS锁存器构成的NE555：

2.或非门RS锁存器

或非门：

或非门RS锁存器：

1有效。RS不能同时为1

R	S	Q
1	0	0
0	1	1
0	0	保持

由或非门RS锁存器构成的NE555：
与与非门RS锁存器NE555区别：两比较器的输入端接的信号相反。

二、维持阻塞D触发器

1.原理分析

边沿D触发器主从式结构的缺点为需要的门太多了，结构更复杂。

维持阻塞D触发器也为边沿D触发器的一种，仅需要6个与非门组成，上升沿触发（或非门也可，下降沿触发）。

CP上升沿前一瞬间D为1：
CP为0时，G3G4输出1，G1G2构成的RS锁存器输出Q保持不变。G6输出0，G5输出1。

CP上升沿，即CP变为1，G3输出0（G5输出1），Q为1（上升沿读取D值）。

Cp为1时，G3输出0，由于线①使G5一定输出1进而G3输出维持0，故①为置1维持线（维持Q为1）。由于线③使G4一定输出1，阻止G4输出0造成RS均为0的情况，故③为置0阻塞线（阻塞G4为0）。

CP下降沿，即CP变为0，保持。

CP上升沿前一瞬间D为0：
CP为0时，G3G4输出1，G1G2构成的RS锁存器输出Q保持不变。G6输出1，G5输出0。

CP上升沿，即CP变为1，G4输出0（G6输出1），Q为0（上升沿读取D值）。

Cp为1时，G4输出0，由于线②使G6一定输出1进而G4输出维持0，故②为置0维持线（维持Q为0）。由于线④使G5一定输出0进而G3一定输出1，阻止G3输出0造成RS均为0的情况，故④为置1阻塞线（阻塞G5为1）。

CP下降沿，即CP变为0，保持。

D	CP	Q
D	上升沿	D
X	其余	保持

2.仿真结果

DFF电路：

测试电路：

仿真结果：

三、3分频电路

1.占空比为1/3的3分频电路

一个D触发器Q~连接D端能形成2分频电路，再串联一个此结构可形成4分频电路。若要形成3分频电路，需2个D触发器，电路结构小改。

分析：
若第二个D触发器输出Q为001循环，每个时钟上升沿来临Q=D，故D应为010循环（每次都采集上升沿来临前一时刻，采集完D也需变化满足下一次采集的值），若第一个D触发器输出Q1连接第二个触发器的D，同理第一个触发器的D1应为100循环。

D1来源可由Q，Q~，Q1，Q1~的组合逻辑生成，简单点由Q和Q1的组合逻辑，通过卡诺图可得$D1=\overline{Q+Q1}$，或非门。

3分频电路（占空比为1/3）：

仿真结果：

2.占空比为1/2的3分频电路

占空比为1/3的3分频电路再加上半个CLK周期即可形成1/2占空比的3分频电路，故可利用或门并一个延时了半个CLK周期占空比为1/3的3分频电路。

利用下降沿触发的D触发器，输入D为占空比1/3的3分频电路，CLK下降沿采集即可实现移相半个CLK周期的功能。

3分频电路（占空比为1/2）：

仿真结果：