小梅哥Xilinx FPGA学习笔记22——ip核之FIFO

都教授_

已于 2024-01-09 22:04:13 修改

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分类专栏：小梅哥Xilinx ZYNQ 7000系列学习笔记文章标签： fpga开发学习笔记

于 2024-01-09 22:03:43 首次发布

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本文介绍了FPGA开发中FIFO IP核的基本概念、信号框图，并详细阐述了写模块、读模块的设计过程，包括端口功能描述和代码实现。最后，通过顶层模块设计及仿真测试验证了FIFO的功能。

摘要由CSDN通过智能技术生成

一：章节说明

1.1 FIFO IP简介

1.2 FIFO Generato IP 核信号框图

一：章节说明

1.1 FIFO IP简介

FIFO 本质上是由 RAM 加读写控制逻辑构成的一种先进先出的数据缓冲器，其与普通存储器 RAM 的区别在于 FIFO 没有外部读写地址线，使用起来非常简单，但 FIFO 只能顺序写入数据，并按顺序读出数据，

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FIFO（First In First Out），即先进先出。FPGA 或者 ASIC 中使用到的 FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存或者高速异步数据的交互。它与普通存储器的区别是没有外部读写地址线，这样使用起来相对简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加 1 完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。

小梅哥Xilinx FPGA学习笔记18——专用时钟电路 PLL与时钟向导 IP

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0 文章目录 1）FIFO简介 2）FIFO接口说明 3）FIFO IP定制 4）FIFO IP参数说明 5）FIFO IP仿真 6）FIFO使用经验 6）结束语 1 FIFO简介 1）FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。 2）FI

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如上图，复位信号拉低后，经过1clk后，写使能拉高，数据开始写入FIFO，再经过2clk，wr_count开始计数，empty信号拉低后，rd_cout信号开始计数，但是注意光标时间，wr_count和rd_count两个信号并不是和clk时钟信号对齐的。至此，Overview看了个大概，总结来说，该章中主要介绍IP核的应用场景、适配性等问题，并会给出IP核接口的详细说明，还会有简略的时序图说明接口之间的关系，力求全面总体，后面的章节一定是对ch1中提到的多有功能做出系统的详细的说明。（是否使用前者更好？

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