数字逻辑电路（六）

最新推荐文章于 2024-05-01 17:10:16 发布

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数字逻辑电路（六）

时序逻辑电路

1.时序逻辑电路概述

1.1典型时序电路组成：组合逻辑电路、存储电路

1.2时序电路特点

(1)有存储电路:（触发器或者带反馈的组合电路）
(2)有反馈支路:组合电路的输出反馈到存储电路的输入端，存储电路的输出反馈到组合电路的输入端，与输入信号一起共同决定组合电路的输出。

1.3时序逻辑电路的分类

(1)同步时序电路：存储电路的状态转换是在统一时钟控制下同步进行的(左)
(2)异步时序电路：没有统一时钟，存储电路状态变化不是同时发生的(右)

(1)米里型时序电路的输出函数为Z=F(（X,Q),即某时刻的输出决定于该时刻的外部输入和内部状态Q(左)
(1)摩尔型时序电路的输出函数为Z=F(Q),即输出信号仅仅取决于存储电路的状态，而和该时刻的外部输入信号无关(右)

2.时序逻辑电路的分析

2.1步骤分析

        1、分析电路结构同步o异步？FF的种类？有无输入输出？
        2、列方程
              1)写出存储电路的激励函数（驱动方程）
              2)写出存储电路的状态方程
              3)写出CP方程（对异步电路）
              4)写出电路的输出函数表达式
        3、由状态方程和输出函数表达式列出状态转移表
        4、根据状态转移表画出状态转移图
        5、画出工作波形图（时序图）
        6、分析逻辑功能

2.2（同步时序+摩尔型）

分析如图所示的同步时序逻辑电路，说明该电路的逻辑功能，并画出状态转换图和时序图。

（1）写驱动方程

$J_{1}=\overline{\overline{Q^n_{3}}\cdot Q^n_{2}}$ $K_{1}=\overline{\overline{Q^n_{3}}\cdot \overline{Q^n_{2}}}$

$J_{2}=\overline{Q^n_{3}}\cdot Q^n_{1}$ $K_{2}=Q^n_{3}$

$J_{3}=Q^n_{2}\cdot \overline{Q^n_{1}}$ $K_{3}=\overline{Q^n_{2}}$

（2）状态转移方程

（3）输出方程 $Z=Q_{3}^{n}Q_{1}^{n}$

（4）列出状态转移表

（5）画出状态转移图

（6）画出时序图

（7）功能分析
a.在6个状态之间循环往复
b.输出Z在每一循环结束时，输出一次1.
c.有两个状态游离于循环之外，如果误入这两个状态可以自动返回主循环。（游离于主循环的状态称为偏离状态，进入任一偏离状态都可返回主循环时，称该电路具有自启动特。）

电路对时钟信号进行计数。每经过6个时钟脉冲，电路输出一个脉冲。所以是具有自启动功能的6进制（模六）计数器，Z输出是进位脉冲。

例题1：分析如图时序逻辑电路，说明该电路的逻辑功能，画出状态转换图和时序图。(P14)

该电路为具有自启动功能的6进制计数器

例题2：画出如图的时序逻辑电路的时序图。（P19）

从时序图可看出，电路正常工作时，各触发器的Q端轮流出现
一个宽度为一个CP周期脉冲信号，循环周期为3Tc。电路的功能为脉冲分配器或节拍脉冲产生器。

2.3（同步时序+米里型）

析如图所示的同步时序逻辑电路，说明该电路的逻辑功能，并画出状态转换图和时序图。

（1）写驱动方程

（2）状态转移方程

（3）输出方程 $Y=Q_{1}^{n}Q_{0}^{n}$

（4）列出状态转移表

（5）画出状态转移图

（6）画出时序图

（7）功能分析
X=0时，为四进制加法计数器；X=1时，为四进制减法计数器，称为可逆计数器

例题1:试分析时序电路的逻辑功能。（P21）

观察状态图和时序图可知，电路是一个由信号A控制的可控二进制计数器。当A=0时停止计数，电路状态保持不变；

当A=1时，在CP上升沿到来后电路状态值加1，一旦计数到11状态，Y输出1，且电路状态将在下一个CP上升沿回到00.输出信号的下降沿可用于触发进位操作。

例题2：分析下图所示的同步时序电路

（1）写驱动方程

（2）状态转移方程

（3）输出方程 $Z_{0}=Q_{0}$ $Z_{1}=Q_{1}$ $Z_{2}=Q_{2}$

（4）列出状态转移表

（5）画出状态转移图

（6）画出时序图

（7）功能分析

由状态图可见，电路的有效状态是三位循环码。
从时序图可看出，电路正常工作时，各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号，循环周期为3TcP。电路的功能为脉冲分配器或节拍脉冲产生器。

2.4(异步时序+摩尔型)

（1）写驱动方程和时钟方程

（2）状态转移方程

（3）列出状态转移表

（4）画出状态转移图

（5）画出时序图

（6）功能分析

电路具有递减计数功能，是一个3位二进制异步减法计数器

课后题：下图所示为一个计数电路，设各触发器的初始状态为 000。

（ 1 ）判断此电路是同步计数器还是异步计数器；

（2 ）写出各触发器的驱动方程和状态方程；

（3 ）画出输出信号的状态转换表；

（4）该逻辑电路的功能，并说明是否能自启动。

2.5寄存器、移位寄存器

        作用：寄存器是数字系统中用来存储代码或数据的逻辑部件
        功能：保存数码-接收、寄存、清除；读出数码
        实现：主体是触发器且以D触发器居多

一个触发器只能存储1位二进制代码，存储位二进制代码的寄存器需要用个触发器组成，所以寄存器实际上是若干触发器的集合。

工作原理：若D1=0,在存数指令的作用下， $Q^{n+1}$ =0;若D1=1,在存数指令的作用下， $Q^{n+1}$ =1

4位数码寄存器（串入串出）

在CP的上升沿，将输入并行四位数码D1 D2 D3 D4存入到4级D触发器中。

移位寄存器是一个同步时序电路。除具有 存放数 码的功能外，还具有将数码 移位 的功能，即在时钟CP 作用下，能够把寄存器中存放的数码 依次左移 或右移

串入并出

并入串出

集成移位寄存器——四位集成移位寄存器74195

应用1：七位串行—并行转换器

应用2：七位并行—串行转换器

2.6环行计数器

四位双向集成移位寄存器74194

环形计数器的特点：电路简单，W位移位寄存器可以计W个数，实现模计数器。

2.7扭环行计数器

为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。
一般，N位移位寄存器可以组成模2N的扭环形计数器，只需将未级输出反相后，接到串行输入端。

环形计数器

● 连接方法：

—— 将移位寄存器的最后一级输出Q反馈到第一级的SR输入

端；

● 判断触发器个数n ：

—— 计数器的模为Ｍ＝ｎ(n为移位寄存器的位数 )

扭环形计数器

● 连接方法：

—— 将移位寄存器的最后一级输出Q经反相器后反馈到第

一级的SR输入端;

● 判断触发器个数n ：

—— 计数器的模为Ｍ＝2n (n为移位寄存器的位数)

2.7同步二进制计数器

① 根据电路图写出触发器激励函数及电路输出Z

② 写出状态转移方程

③ 列出电路状态转移表

④画状态转移图

⑥画工作波形

n位同步二进制加法计数器电路规律(P62)

2.8同步二进制减法计数器

① 根据电路图写出触发器激励函数及电路输出Z

② 写出状态转移方程

③ 列出电路状态转移表

④画状态转移图

⑥画工作波形

n位同步二进制减法计数器电路规律(P66)

2.9同步二——十进制计数器

① 根据电路图写出触发器激励函数及电路输出Z

② 写出状态转移方程

③ 列出电路状态转移表

④画状态转移图

偏移状态转移表

将无效状态

1010～1111分别代入状态方程进行计算，可以验 证在 CP 脉冲作用下都能回到有效状态。

检查自启动特性后发现，若计数器受到某种干扰，错误地进入 到偏离状态后，在经过一个或n个计数脉冲作用后，能自动转 入到有效序列，具有 自启动特性

⑥画工作波形

同步十进制可逆计数器(P73)

2.10集成同步计数器

集成同步二进制计数器：

• 四位同步二进制加法计数器（异步清除） 54/74LS161

• 四位二进制加法计数器（同步清除） 54/74LS163

集成同步十进制计数器有：

• 同步十进制计数器（异步清除） 54/74LS160

• 同步十进制计数器（同步清除）54/74LS162

可逆同步二进制计数器：

四位同步二进制加/减计数器54/74LS191

双时钟四位二进制同步加/减计数器54/74LS193

循环长度（模）为m的计数器通用符号

2.11 4位二进制同步加法计数器74161

74161状态转移图 74161时序图

2.11 用集成计数器161构成任意进制计数器

方法：

(一）利用清除端的复位法。（反馈清零法）

(二）利用置入控制端的置位法。（同步预置法）

1. M<N,N为单片计数器的最大计数值( 161系列N=16 ) 利用清除端的复位法或置入控制端的置位法进行设计。

2. M<N,N为多片计数器级联后的最大计数值。当要实现的模值M超过单片计数器的计数范围时，必须首先将多片计数器级联，以扩大计数范围（N=16 n ），然后利用整体同步置入端的置数法和利用整体清除端复位法构成模M 计数器