数字逻辑电路(五)
目录
集成触发器
1.基本RS触发器
触发器:时序逻辑电路的最基本单元;一个能够存储一位二进制数。
触发器特点:(1)有两个能够保持的稳定状态,分别用来表示逻辑0和逻辑1.
(2)在适当触发信号作用下,可从一种状态翻转到另一种状态;在触发信号取消 后,能将获得的新状态保存下来。
按触发方式分:电平触发方式、主从触发方式及边沿触发方式
按逻辑功能分:R-S触发器、D触发器、J-K触发器和T触发器
1.1工作分析
触发器置1:=0,=1无论触发器原状态如何,都会转变为1态
触发器置0:=1,=0无论触发器原状态如何,都会转变为0态
触发器保持:=1,=1无论触发器保持原来状态不变
触发器禁止状态:=0,=0无论触发器输出和均为1
为避开禁止状态,输入信号不应同时出现=0,=0
1.2特征方程:
约束条件:
1.3状态转换图:
1.4激励表:
1.5波形图
基本触发器的特点总结
1.有两个互补的输出端,有两个稳定的状态。
2.有复位、置位、保持三种功能。
3.复位输入端、置位输入端,可以是低电平有效,也可以是高电平有效,取决于触发器的结构。
4.由于反馈线的存在,无论是复位还是置位,有效信号只需要作用很短的一段时间。
2.钟控触发器
电路结构:由基本RS触发器和时钟脉冲控制门电路组成。
2.1工作分析
:Q状态不变
:Q状态发送变化
2.2特征方程:
约束条件:
2.3状态转换图
2.4激励表
2.5波形图
2.6钟控D触发器
当CP=0时,=1,=1,Q维持不变;
当CP=1时,=,=,触发器状态改变:
2.7钟控J-K触发器
当CP=0时,=1,=1,Q维持不变;
当CP=1时,=,=,触发器状态改变
2.8钟控T触发器
特征方程:
钟控触发器存在空翻现象
钟控RS触发器在CP的有效电平期间,R、S如果发生多次变化,触发器的状态也随着变化多次。对信号的敏感时间长,抗干扰能力差。
3.主从触发器
为了避免空翻现象可以采用具有存储功能的触发引导电路,主从结构的触发器就是这类电路。
第一步,在CP=1时,主触发器根据S和R的触发状态翻转,从触发器的CP=0,其保持原状态不变。
第二步,当CP由1跳变至0及CP=0期间,主触发器被封锁,状态不变(不再接收激励信号,避免两次空翻);从触发器时钟CP由0变为1,接收主触发器状态,Q输出状态发生变化。
主从触发器的触发翻转只在时钟的下跳沿进行
3.1主从JK触发器
当CP=1时,主触发器工作,主触发器输出用表示:
当CP=0时,从·触发器工作,从触发器输出用Q表示:
和要同时写
最高优先级
异步清零——在=0时,=0
异步置数——在=0时,=1
4.边沿触发器
维持-阻塞触发器基本工作原理
由于维持-阻塞的作用,使得该触发器仅在CP信号由0变到1的上升沿时刻才发生状态转移,而在其余时间触发器状态均保持不变,是时钟CP的上升沿触发
↑
4.1边沿D触发器
↑
4.2边沿JK触发器
↓
4.2.1JK触发器实例
4.3边沿T和T'触发器
小结