硬件设计描述语言（作业二-计数器）

1.如下图所示，用Verilog设计一个分频器，输入CLK为1MHz，输出两路信号，其中CLK1为500KHz，CLK2为100KHz。写出Verilog代码，给出仿真波形。

 

2. 如下图所示，设计一个60进制的加法计数器，其中CLK为时钟信号，CLR为异步清零信号，SEC1为60进制的个位输出，SEC2为60进制的10位输出，COUT为进位输出。

写出Verilog代码，给出仿真波形。

（解题思路：分情况讨论：60进制即0-59，SEC1临界值为9，SEC2临界值为5，

特殊情况：

（1）如果清零信号CLR起作用，则输出全为0

（2）如果为59，则进位为1，输出为0

剩余的情况依题目而定

 

 

3. 如下图，用Verilog设计一个10位二进制加减可控计数器并给出仿真波形。